[发明专利]一种数据传输缓冲装置

说明书

本发明提供了一种数据传输缓冲装置，所述装置包括：第一寄存器及第二寄存器；当所述第一寄存器与所述第二寄存器同时产生满信号时，且有数据输入，所述装置输出的反馈应答信号无效；其中，当所述反馈应答信号无效时，当前一级的所述装置的上一级所述装置保持当前的数据传输，确保数据传输在发生一拍阻塞时，只插入一个传输气泡，提高数据传输速率；如此，在数据传输路径中插入该装置即可打断原有的较长走线，使得主频的性能不再受核间走线过长的限制；另外，因所述第一寄存器及所述第二寄存器为乒乓结构，这种乒乓结构可以避免因插入寄存器导致在传输路径上产生与寄存器级数相应的传输气泡的现象，提高了数据传输速率。

技术领域

本发明属于数据传输技术领域，尤其涉及一种数据传输缓冲装置。

背景技术

在处理器体系架构设计领域，由于受限于单核处理器性能的瓶颈，目前多采用多核架构来提升处理器芯片的整体性能，因此处理器芯片中多核间的大规模数据交换的效率和速度就成为了一个技术关键。而伴随着集成电路工艺技术的进步，互联线延时逐渐成为电路延时路径的主要组成部分，而处理器芯片中核与核间往往物理距离较大，这就导致了当前的处理器芯片设计中核间路径存在较大延时，成为关键路径从而制约了处理器芯片主频的提高。

现有技术中，为了防止走线过长而提高系统主频的方法一般是在数据传输路径上插入一定级数的寄存器，但这样的话，被插入的每一级寄存器都需要知道最后一级的传输是否阻塞，一旦发现最后一级阻塞，所有寄存器都暂停传送，这样才能保证阻塞发生时传输不出现错误。等到阻塞结束恢复数据传送时，传输路径上加入了与插入寄存器级数相应的气泡，影响数据传输速率。并且，这种直接在可阻塞的连续传输总线上直接插入寄存器的方式，最后一级的传输反馈信号需要连接到其前面的每一级寄存器上，导致连线较多。

基于此，目前亟需一种传输缓冲装置，以可以解决数据传输路径走线较长，传输速率受到影响且系统主频难以提高的技术问题。

发明内容

针对现有技术存在的问题，本发明实施例提供了一种数据传输缓冲装置，用于解决现有技术中，在提高处理器芯片主频时，数据传输路径走线较长，且因插入寄存器导致在传输路径上产生与寄存器级数相应的传输气泡，进而影响传输速率的技术问题。

本发明提供一种数据传输缓冲装置，所述装置包括：第一寄存器及第二寄存器；

当所述第一寄存器与所述第二寄存器同时产生满信号，且有数据输入时，所述装置输出的反馈应答信号无效；其中，

当所述反馈应答信号无效时，当前一级的所述装置的上一级所述装置保持当前的数据传输，确保数据传输在发生一拍阻塞时，只插入一个传输气泡，提高数据传输速率。

上述方案中，当所述第一寄存器与所述第二寄存器不同时产生满信号时，所述装置输出的反馈应答信号有效；其中，

当所述反馈应答信号有效时，当前一级的所述装置的上一级所述装置更新为传输下一笔数据。

上述方案中，所述装置的输入端口及输出端口为一组单向数据传输总线接口。

上述方案中，所述单向数据传输总线接口通过单向数据传输总线协议传输数据；其中，所述协议为：

当总线空闲时及数据传输完成时，输出的所述反馈应答信号有效；

当数据传输阻塞时，输出的所述反馈应答信号无效。

上述方案中，所述第一寄存器及所述第二寄存器的大小根据所述单向数据传输总线的控制线、地址线及数据线的位宽总和确定。

上述方案中，当所述第一寄存器与所述第二寄存器不同时产生空信号时，所述装置输出数据。

上述方案中，当所述第一寄存器与所述第二寄存器不同时产生满信号时，所述装置还接收输入数据。