[发明专利]半导体元件及其形成方法

说明书

本发明公开一种半导体元件及其形成方法。其中，该半导体元件包含基底、第一栅极以及第二栅极。该第一栅极是设置在该基底之上，并且包含第一间隙壁以及依序堆叠于该基底上的栅极绝缘层、多晶硅层、第一金属硅化物层以及帽盖层，该第一间隙壁环绕该栅极绝缘层、该多晶硅层、该第一金属硅化物层以及该帽盖层。该第二栅极同样是设置在该基底之上，并且包含第二间隙壁以及依序堆叠于该基底上的高介电常数介电层、功函数金属层以及导电层。该第二间隙壁环绕该高介电常数介电层、该功函数金属层以及该导电层。

技术领域

本发明涉及一种半导体元件及其形成方法，特别是涉及一种具有高压金属氧化物半导体晶体管(high voltage metal-oxide semiconductor transistor)的半导体元件及其形成方法。

背景技术

高压元件是使用在电子产品中需要以高电压操作的部分，如闪存存储器(flashmemory)或平面显示器(flat panel display)的控制电路，用以维持高电压环境下的正常运作，其中，高压金属氧化物半导体(high-voltage metal-oxide semiconductor,HV-MOS)晶体管因具有开关的特性，而被广泛地应用在中央处理器电源供应(CPU power supply)、电管理系统(power management system)、直流/交流转换器(AC/DC converter)、液晶显示器(liquid crystal display,LCD)与等离子体电视驱动器、车用电子、电脑周边、小尺寸直流马达控制器以及消费性电子产品等领域。

目前高压元件和低压元件相容的半导体制作工艺中，其低压元件多采用0.28微米的制作工艺制作。然而，随着元件尺寸日益缩小，除了制作工艺复杂度增加之外，如何能维持元件的品质与可靠性也为现今半导体产业的一大课题。因此，亟需改良高压金属氧化物半导体晶体管现有的形成方式，以符合实务上的需求。

发明内容

本发明的一目的在于提供一种半导体元件及其形成方法，其可更有效地控制栅极的高度，因而可得到更佳的元件效能。

为达上述目的，本发明的一实施例提供一种半导体元件，其包含一基底、一第一栅极以及一第二栅极。该第一栅极是设置在该基底之上，并且包含第一间隙壁以及依序堆叠于该基底上的一栅极绝缘层、一多晶硅层、一第一金属硅化物层以及一帽盖层，该第一间隙壁环绕该栅极绝缘层、该多晶硅层、该第一金属硅化物层以及该帽盖层。该第二栅极同样是设置在该基底之上并且包含第二间隙壁以及依序堆叠于该基底上的一高介电常数介电层、一功函数金属层以及一导电层。该第二间隙壁环绕该高介电常数介电层、该功函数金属层以及该导电层。

为达上述目的，本发明的另一实施例提供一种半导体元件的形成方法，其包含以下步骤。首先，在一基底上形成一第一栅极，其中该第一栅极包含第一间隙壁以及依序堆叠于该基底上的一栅极绝缘层以及一多晶硅层，该第一间隙壁环绕该栅极绝缘层以及该多晶硅层。接着，部分移除该多晶硅层，以形成一沟槽。然后，在该沟槽内的该多晶硅层上以及该第一栅极两侧的该基底上分别形成一金属硅化物层。最后，在该多晶硅层上的金属硅化物层上形成一帽盖层，以填满该沟槽。

利用本发明的形成方式可有效率地在不同的晶体管区内形成临界尺寸(dimension)不同的栅极结构，并有效控制其栅极高度(gate height)，以避免该栅极结构在后续制作工艺中发生凹陷(dishing)的情形，而影响整体效能。由此，位于该二晶体管区内的栅极结构可分别具有不同的临界电压，以在半导体元件中形成高临界电压(highthreshold voltage,HVT)与低临界电压(low threshold voltage, LVT)，或是高临界电压与标准临界电压(standard voltage threshold,SVT)的P型晶体管或N型晶体管等。

附图说明

图1至图9为本发明优选实施例中形成半导体元件的方法的步骤剖面示意图。

主要元件符号说明