[发明专利]一种基于与或非结构的可编程逻辑单元

权利要求书

1.一种基于与或非结构的可编程逻辑单元，其包括与或非基本单元，所述与或非基本单元在SRAM存储单元的输出控制信号的控制下实现第一输入数据和第二输入数据“与非”或者“或非”的功能，通过多级互连，可实现任何逻辑功能表达式；

其中，所述与或非基本单元包括：上拉网络pFET逻辑电路模块和下拉网络nFET逻辑电路模块；上拉网络pFET逻辑电路模块包括至少一个第一pFET管至至少一个第六pFET管；

所述至少一个第一pFET管和至少一个第四pFET管的源极接电源，所述至少一个第一pFET管的漏极接至少一个第二pFET管的源极，所述至少一个第四pFET管的漏极接至少一个第五pFET管的源极，所述至少一个第二pFET的漏极接至少一个第三pFET管的源极，所述至少一个第五pFET管的漏极接所述至少一个第六pFET管的源极，所述至少一个第三pFET管和所述至少一个第六pFET管的漏极接信号线y端；其中，所述至少一个第四pFET管漏极与所述至少一个第一pFET管的漏极互连或者所述至少一个第四pFET管的漏极与至少一个第二pFET管的漏极互连，以将所述上拉网络pFET逻辑电路模块分成上下串联的两部分；所述至少一个第一pFET管至至少一个第三pFET管的栅极分别接所述第一输入数据和SRAM存储单元的输出控制信号中的一个，所述至少一个第四pFET管至至少一个第六pFET管的栅极接所述第二输入数据和SRAM存储单元的输出控制信号中的一个。

2.如权利要求1所述的基于与或非结构的可编程逻辑单元，其中，所述至少一个第一pFET管、至少一个第二pFET管和至少一个第三pFET管其中之一的栅极接SRAM存储单元的输出信号，其余两个的栅极接第一输入数据，所述至少一个第四pFET管、至少一个第五pFET管和至少一个第六pFET管的其中之一的栅极接SRAM存储单元的输出控制信号，而其余两个的栅极接第二输入数据，且所述至少一个第一pFET管、至少一个第二pFET管和至少一个第三pFET管中与所述至少一个第四pFET管、至少一个第五pFET管和至少一个第六pFET管中接SRAM存储单元的输出信号的pFET不位于所述上下串联两部分中的同一部分中，且所述至少一个第一pFET管、至少一个第二pFET管和至少一个第三pFET管中接所述第一输入数据的pFET管不位于所述上下串联两部分中的同一部分中，所述至少一个第四pFET管、至少一个第五pFET管和至少一个第六pFET管中接所述第二输入数据的pFET管不位于所述上下串联两部分中的同一部分中。

3.如权利要求2所述的基于与或非结构的可编程逻辑单元，其中，所述至少一个第四pFET管的漏极与所述至少一个第二pFET管的漏极互连，所述至少一个第一pFET管的栅极接SRAM存储单元的输出控制信号，所述至少一个第二pFET管和至少一个第三pFET管的栅极接第一输入数据，所述至少一个第四pFET管的栅极接第二输入数据，所述至少一个第五pFET管的栅极接SRAM存储单元的输出控制信号，所述至少一个第六pFET管的栅极接第二输入数据。

4.如权利要求2所述的基于与或非结构的可编程逻辑单元，其中，所述至少一个第四pFET管的漏极与所述至少一个第二pFET管的漏极互连，所述至少一个第一pFET管和至少一个第三pFET管的栅极接第一输入数据，所述至少一个第二pFET管的栅极接SRAM存储单元的输出控制信号，所述至少一个第四pFET管的栅极接第二输入数据，所述至少一个第五pFET管的栅极接SRAM存储单元的输出控制信号，所述至少一个第六pFET管的栅极接第二输入数据。