[发明专利]具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法

说明书

本发明公开了一种具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法，包括步骤：在半导体衬底中进行阱区和源区的注入并退火推进；形成硬质掩模层并进行光刻刻蚀工艺定义出栅极形成区域；进行第一次各向异性刻蚀形成沟槽，进行第二次各向同性刻蚀将沟槽的宽度和深度增加；形成栅介质层和栅极金属层；对栅极金属层进行回刻；对沟槽底部的半导体衬底进行各向异性刻蚀形成深沟槽；在深沟槽的内部表面以及栅极金属层侧面同时形成氧化层；进行源屏蔽金属层生长。本发明能降低栅极电阻、减少RC延迟以拓展器件在高频电路中的应用，能减少热过程工艺步骤、缩短产品制造周期、能减小栅漏电容，能提高栅源隔离氧化层的厚度、减少栅源漏电。

技术领域

本发明涉及一种半导体集成电路制造方法，特别是涉及一种具有屏蔽栅(ShieldGate Trench，SGT)的沟槽分离侧栅MOSFET的制造方法。

背景技术

如图1A至图1F所示，是现有具有屏蔽栅的沟槽分离侧栅MOSFET的制造方法各步骤中的器件结构示意图；这种方法是采用自下而上的方法形成具有屏蔽栅的沟槽分离侧栅结构，包括如下步骤：

步骤一、如图1A所示，提供一半导体衬底如硅衬底101；在半导体衬底101的表面形成硬质掩模层102，硬质掩模层102能采用氧化层，或采用氧化层加氮化层。之后采用光刻工艺对硬质掩模层102进行刻蚀定义出栅极形成区域，之后再以硬质掩模层102为掩模对半导体衬底101进行刻蚀形成深沟槽103。

步骤二、如图1B所示，在深沟槽103的侧面和底部表面形成氧化层104。

步骤三、如图1C所示，在所述深沟槽103中填充源多晶硅105，该源多晶硅105即为作为屏蔽栅的多晶硅。

步骤四、如图1D所示，将深沟槽103顶部区域的氧化层104去除。

步骤五、如图1E所示，形成栅氧化层和多晶硅栅106。多晶硅栅106即为沟槽栅，且组成沟槽栅的多晶硅栅106仅位于沟槽的侧面，同一沟槽的两侧面之间的多晶硅栅106呈分离结构，为了和完全填充于沟槽顶部的多晶硅栅组成的沟槽栅相区别，将这种形成于沟槽侧壁的具有分离式结构的沟槽栅称为沟槽分离侧栅。

步骤六、如图1F所示，形成阱区107，源区108，阱区接触区109，层间膜110，接触孔111，正面金属层112，对正面金属层112光刻分别形成源极和栅极，其中源极通过接触孔和底部的源区108、阱区接触区109以及源多晶硅105接触，栅极通过接触孔和多晶硅栅106接触。

之后形成在半导体衬底101的背面形成漏区和背面金属层。

现有方法中，多晶硅栅106的一个侧面通过栅氧化层和阱区107隔离，阱区107的被多晶硅栅106侧面覆盖的表面用于形成沟道。由图1F所示可知，上述现有方法形成的多晶硅栅106仅位于深沟槽顶部的侧壁，这种具有侧壁多晶硅结构的垂直器件能够增加工作电流；同时源多晶硅105填充于整个深沟槽中，源多晶硅105能形成良好的屏蔽，具有较小的底部电容，从而能减少源漏或栅漏的输入电容，提高频率特性。

由上可知，上述具有侧壁多晶硅结构的多晶硅栅为具有屏蔽栅的分离侧栅结构的沟槽栅功率器件，这种器件的多晶硅栅由于具有侧壁多晶硅结构而使沟槽栅功率器件如MOSFET器件具有低导通电阻的优点，然而其输入电阻即栅极电阻较大，原因为多晶硅栅仅形成于沟槽侧壁，这会导致RC延迟较大，阻碍其在高频电路中的应用。

另外，现有工艺方法中，使用“栅优先”(Gate First)的工艺流程，即先形成沟槽栅极和源屏蔽电极形成阱区和源区的方法，现有方法中沟槽栅极由多晶硅栅组成、源屏蔽电极由源多晶硅组成。该方法需要大量的热过程对多晶硅进行退火以降低栅极电阻，另外阱区不能有效贴合多晶硅栅造成额外的栅漏电容。

另外，上述现有方法中，多晶硅栅106的另一个侧面和源多晶硅105之间隔离的氧化层即栅源隔离氧化层是和栅氧化层同时形成的，这使得栅源隔离氧化层和栅氧化层一样薄，这会带来较大的栅源漏电。