[发明专利]隔离控制电路

说明书

本发明提供一种与隔离单元和待关断区域集成在同一芯片内，隔离控制电路电性连接隔离单元和待关断区域，隔离控制电路包括与待关断区域相连接的检测级，检测级检测待关断区域内待关断电源的电压变化并根据待关断电源的电压变化输出稳定的关断或打开信号至隔离单元的使能端。

技术领域

本发明涉及CMOS集成电路设计领域，且特别涉及一种隔离控制电路。

背景技术

现在深亚微米集成电路设计的超大规模集成电路设计中，经常会采用多电压域来控制功耗。一个芯片中通常会有多块电压区域。当不需要某一块区域的电路工作时，即可关断其供电电源VDD，杜绝该处逻辑的漏电以节省功耗。在有低功耗要求的手持设备中，这种降低功耗的手段尤其重要。

在CMOS逻辑电路中，简单地关断供电电源VDD可能会造成高阻态，类似于浮空的状态。因为电源的关断意味着这部分电路失去了驱动，这样输出就将处于不确定的非‘0’非‘1’逻辑值。同时，高阻态也意味着输出极容易受到噪声或者其它电路的干扰，从而使输出产生不受控制的变化。当该区域电路与其它区域连接时，就有可能造成逻辑错误，或者因为逻辑的中间态产生泄露电流引起功耗增加。

Isolation cell(隔离单元)就是为了避免高阻态而设计。图1和图2所示为隔离单元的两种形式，分别为与门和或门。EN、ENB为使能信号，分别为‘0’有效和‘1’有效。当使能信号有效时，A到Y的通路关断，Y输出为固定值。这样，就避免了该隔离单元和后续电路高阻态的不确定性。

在现有的集成电路中，当某一区域的供电电源被关闭时，需要外部逻辑电路产生隔离控制信号至隔离单元的使能端，从而使得隔离单元关闭。这种控制方式大大增加了电路设计的难度同时也增加了集成电路的体积。

发明内容

本发明为了克服现有隔离单元需要外部逻辑电路输出隔离控制信号进行使能从而造成电路设计复杂、电路体积庞大的问题，提供一种能简化逻辑设计，减小电路体积的隔离控制电路。

为了实现上述目的，本发明提供一种隔离控制电路，与隔离单元和待关断区域集成在同一芯片内，所述隔离控制电路电性连接隔离单元和待关断区域，隔离控制电路包括与待关断区域相连接的检测级，检测级检测待关断区域内待关断电源的电压变化并根据待关断电源的电压变化输出稳定的关断或打开信号至隔离单元的使能端，所述检测级包括由第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管组成的交叉耦合对和第三PMOS管，所述交叉耦合对的具体连接方式为：第一PMOS管和第一NMOS管的栅极相连接，两者的漏极相连接；同样的，第二PMOS管和第二NMOS管的栅极相连接，两者的漏极相连接；第一PMOS管和第一NMOS管的栅极与第二PMOS管和第二NMOS管的漏极相连接，第一PMOS管和第一NMOS管的漏极与第二PMOS管和第二NMOS管的栅极相连接，第三PMOS管的栅极和漏极相连接后与交叉耦合对中第二PMOS管和第二NMOS管的栅极相连接，第三PMOS管的源极与待关断电源相连接，第一PMOS管的源极与待关断电源相连接，第二PMOS管的源极与常开电源相连接；

当待关断电源打开时为确保交叉耦合对的输出为0，需满足以下条件：

W₅/L₅＞[k_nW₂/L₂(V_dd-V_tn)]/[k_p(V_dd-V_tp)]