[发明专利]一种应用于分数分频锁相环的低杂散线性化电路结构

权利要求书

1.一种应用于分数分频锁相环的低杂散线性化电路结构，其特征在于，包括：PFD/CP、复制PFD/CP、环路滤波器、压控振荡器VCO和分频器Divider；PFD/CP包括第一鉴频鉴相器PFD1和第一电荷泵CP1；复制PFD/CP包括第二鉴频鉴相器PFD2和第二电荷泵CP2；

第一鉴频鉴相器PFD1的第一输入端、第二鉴频鉴相器PFD2的第一输入端和第二输入端用于获取参考信号F_REF；压控振荡器VCO的输出信号作为锁相环的输出信号F_OUT；压控振荡器VCO的输出端连接分频器Divider的输入端，分频器Divider的输出端连接第一鉴频鉴相器PFD1的第二输入端；

输出信号F_OUT经过分频器Divider产生分频信号Div并输入第一鉴频鉴相器PFD1；第一鉴频鉴相器PFD1的输出端连接第一电荷泵CP1输入端，其根据参考信号F_REF和分频信号Div产生具有相位差的UP1信号和DN1信号；并根据UP1信号和DN1信号控制第一电荷泵CP1产生第一偏置电流I_NET1；

第二鉴频鉴相器PFD2的输出端连接第二电荷泵CP2的输入端，第二鉴频鉴相器PFD2根据获取的两路参考信号F_REF产生具有相位差的UP3信号和DN2信号用于控制第二电荷泵CP2产生第二偏置电流I_NET2；

环路滤波器的输入端分别连接第一电荷泵CP1的输出端和第二电荷泵CP2的输出端，第一偏置电流I_NET1和第二偏置电流I_NET2合路形成环路滤波器的输入电流I_NET，环路滤波器的输出端连接压控振荡器VCO的输入端用于根据输入电流I_NET向压控振荡器VCO输入电压信号。

2.如权利要求1所述的应用于分数分频锁相环的低杂散线性化电路结构，其特征在于，I_UP1、I_DN1之间的失配与I_UP2、I_DN2之间的失配相同；I_UP1为第一电荷泵CP1的充电电流，I_DN1为第一电荷泵CP1的放电电流，I_UP2为第二电荷泵CP2的充电电流，I_DN2为第二电荷泵CP2的充电电流。

3.如权利要求2所述的应用于分数分频锁相环的低杂散线性化电路结构，其特征在于，第一鉴频鉴相器PFD1与第二鉴频鉴相器PFD2中的第一延时单元T₀的延时时间t₀＝1ns。

4.如权利要求3所述的应用于分数分频锁相环的低杂散线性化电路结构，其特征在于，第二鉴频鉴相器PFD2中引入有第二延时单元T₁用于对第二鉴频鉴相器PFD2输出的UP2信号延时输出以获得与DN2信号不同脉冲宽度的UP3信号，并通过UP3信号和DN2信号控制第二电荷泵CP2输出的第二偏置电流I_NET2为脉冲电流。

5.如权利要求4所述的应用于分数分频锁相环的低杂散线性化电路结构，其特征在于，第二延时单元T₁的延时时间t₁＝2ns。

6.如权利要求1-5中任一项所述的应用于分数分频锁相环的低杂散线性化电路结构，其特征在于，还包括调制器DSM，其输入端连接分频器Divider的输出端，其输出端连接分频器Divider的控制端；调制器DSM根据分频器Divider的输出信号控制分频器Divider工作。