[发明专利]一种带冗余结构的单片集成译码电路

说明书

本发明公开一种带冗余结构的单片集成译码电路，包括：并联连接的第一译码器和第二译码器，作为所述译码电路的输入单元，其中第一译码器和第二译码器每个均包括M个输入端、一个使能端和2^M个输出端；2^M个输出单元，每个输出单元由分别来自第一译码器的一个输出端和第二译码器的一个输出端的信号驱动，其中M为自然数，且M≥2。

技术领域

本发明属于微电子器件技术领域，具体涉及一种带冗余结构的单片集成译码电路。

背景技术

随着科学技术的发展，电子系统在系统工程中的地位越来越重要。系统工程的寿命和可靠性水平也越来越高，特别是航天航空等主要领域对电子系统的可靠性水平提出了更高的要求。电子元器件是电子系统的重要组成部分，其可靠性水平直接影响电子系统和系统工程可靠性水平。因此，如何提高电子元器件可靠性水平已成为提高系统工程可靠性水平的关键。

冗余设计思想在系统工程中已普遍采用，特别是在高可靠应用领域尤为突出。经有关方面数据统计，采用冗余设计比不采用冗余设计的系统可靠性水平可提高2-5倍。

单片集成技术，即采用微电子工艺技术，对多种不同功能器件集成在一个芯片中的定制电路。单片集成技术具有集成度高、体积小、重量轻，焊点数目少等特点，从而提高了器件可靠性水平。

发明内容

本发明的目的在于提供一种器件结构，用于解决上述技术缺陷中的至少一个。

本发明一方面提供一种带冗余结构的单片集成译码电路，包括：并联连接的第一译码器和第二译码器，作为所述译码电路的输入单元，其中第一译码器和第二译码器每个均包括M个输入端、一个使能端和2^M个输出端；2^M个输出单元，每个输出单元由分别来自第一译码器的一个输出端和第二译码器的一个输出端的信号驱动，其中M为自然数，且M≥2。

在一个优选实施例中，每个所述输出单元包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管和电阻器，其中第一译码器的第N个输出端输出的驱动信号被馈送到第N个输出单元的第一PMOS晶体管和第三PMOS晶体管的栅极，第一PMOS晶体管的源极和第三PMOS晶体管的源极分别连接到电源端，第一PMOS晶体管的漏极和第三PMOS晶体管的漏极相连接；其中第二译码器的第N个输出端输出的驱动信号被馈送到所述第N个输出单元的第二PMOS晶体管和第四PMOS晶体管的栅极，第二PMOS晶体管的源极和第四PMOS晶体管的源极与第一PMOS晶体管的漏极和第三PMOS晶体管的漏极相连接；其中所述电阻器一端接地，另一端与第二PMOS晶体管的漏极和第四PMOS晶体管的漏极相连接，作为所述第N个输出单元的输出端；并且其中N为自然数，且1≤N≤2^M。

在又一个优选实施例中，该译码电路还包括2^M+1个二级反相器，分为两组，每组2^M个；其中第一组反相器中的每个反相器接收来自第一译码器的对应输出端的信号，第二组反相器中的每个反相器接收来自第二译码器的对应输出端的信号，并且分别输出的信号共同驱动所述2^M个输出单元中的对应输出单元。