[发明专利]D触发器的数据保持时间的测量电路

权利要求书

1.一种D触发器的数据保持时间的测量电路，其特征在于：

包括m个D触发器，各所述D触发器的时钟输入端连接时钟输入信号；各所述D触发器的复位清零端都连接复位清零信号；数据输入信号由所述时钟输入信号通过一反相器反相后得到；

每一个所述D触发器的Q输出端输出1位正相数据输出信号、Q非输出端输出1位反相数据输出信号，m个所述D触发器的Q输出端共输出m位正相数据输出信号、Q非输出端共输出m位反相数据输出信号；

令k为0至m-1中的任意一个值，第k位正相数据输出信号所对应的所述D触发器为第k位D触发器；第0位D触发器的数据输入端连接所述数据输入信号；k为1至m-1中的任意一个值时，第k位D触发器的数据输入端通过k个数据缓冲器连接到连接所述数据输入信号；各所述数据缓冲器具有相同的延时；

测量时，在各所述D触发器的Q输出端的正相数据输出信号都为“0”的状态下，将所述时钟输入信号由“0”状态切换为“1”状态，通过读取所述m位正相数据输出信号中为状态“0”的个数或者所述m位反相数据输出信号中为状态“1”的个数，将该个数乘以所述数据缓冲器的延时得到所述D触发器的数据保持时间。

2.如权利要求1所述的D触发器的数据保持时间的测量电路，其特征在于，还包括：数据缓冲器的延时测量电路；

所述数据缓冲器的延时测量电路包括n个数据缓冲器，一个两输入的异或门；

所述异或门的一个输入端直接连接所述时钟输入信号，所述异或门的另一个输入端通过n个所述数据缓冲器连接到所述时钟输入信号；

测量时，在所述时钟输入信号由“0”状态切换为“1”状态之后，读取所述异或门的输出信号的高电平持续时间，用该高电平持续时间除以n得到所述数据缓冲器的延时。

3.如权利要求1所述的D触发器的数据保持时间的测量电路，其特征在于，还包括：数据缓冲器的延时测量电路；

所述数据缓冲器的延时测量电路包括n个数据缓冲器，一个两输入的异或门；

所述异或门的一个输入端直接连接所述数据输入信号，所述异或门的另一个输入端通过n个所述数据缓冲器连接到所述数据输入信号；

测量时，在所述数据输入信号由“1”状态切换为“0”状态之后，读取所述异或门的输出信号的高电平持续时间，用该高电平持续时间除以n得到所述数据缓冲器的延时。

4.如权利要求1所述的D触发器的数据保持时间的测量电路，其特征在于：所述复位清零信号、所述数据输入信号和所述时钟输入信号由外部驱动控制装置提供；所述m位正相数据输出信号或所述m位反相数据输出信号由外部读取装置读取。

5.如权利要求2或3所述的D触发器的数据保持时间的测量电路，其特征在于：所述复位清零信号、所述数据输入信号和所述时钟输入信号由外部驱动控制装置提供；所述m位正相数据输出信号或所述m位反相数据输出信号由外部读取装置读取，所述异或门的输出信号由外部读取装置读取。

6.如权利要求1所述的D触发器的数据保持时间的测量电路，其特征在于：m的大小根据所述D触发器的数据保持时间确定，要求保证m-1乘以所述数据缓冲器的延时大于所述D触发器的数据保持时间。

7.如权利要求1所述的D触发器的数据保持时间的测量电路，其特征在于：

位数为1至m-1中的各位所述D触发器的数据输入端都和一个对应位的所述数据缓冲器的输出端相连，和各所述D触发器的数据输入端相连的所述数据缓冲器的数量为m-1，该m-1个所述数据缓冲器串联起来；

第1位数据缓冲器的输入端连接所述数据输入信号、所述第1位数据缓冲器的输出端连接第1位D触发器的数据输入端；k为2至m-1中的任意一个值时，第k位数据缓冲器的输入端连接第k-1位数据缓冲器的输出端，第k位数据缓冲器的输出端连接到第k位D触发器的数据输入端。

8.如权利要求3所述的D触发器的数据保持时间的测量电路，其特征在于：

n比m大一个数量级以上，所述数据缓冲器的延时测量电路中的前m-1个数据缓冲器的输出端和对应的所述D触发器的时钟输入端相连，其中，第1位数据缓冲器的输入端连接所述数据输入信号、所述第1位数据缓冲器的输出端连接第1位D触发器的数据输入端；k为2至m-1中的任意一个值时，第k位数据缓冲器的输入端连接第k-1位数据缓冲器的输出端，第k位数据缓冲器的输出端连接到第k位D触发器的数据输入端。