[发明专利]多层信号叠加的多屏拼接处理器及其多层信号叠加方法

权利要求书

1.一种多层信号叠加的多屏拼接处理器，其特征在于，包括：

至少一个输出单元；

每个所述输出单元设置有第一叠加模块、第二叠加模块和延时控制模块；

其中，所述第一叠加模块将传输到所述输出单元的信号进行一次叠加，所述第二叠加模块对所述第一叠加模块通过级联环回传输的，并通过所述延时控制模块进行延时处理后的所述信号进行再次叠加处理。

2.根据权利要求1所述的多层信号叠加的多屏拼接处理器，其特征在于，所述的多层信号叠加的多屏拼接处理器还包括：

至少一个采集单元、交叉单元和主控单元，所述输出单元、所述采集单元通过交叉单元级联连接，所述主控单元与所述采集单元、所述交叉单元和所述输出单元连接。

3.根据权利要求2所述的多层信号叠加的多屏拼接处理器，其特征在于，所述延时控制模块，具体用于对获取到的所述第一叠加模块输出的首次叠加的所述信号对应设置延时为0，再获取通过所述第二叠加模块进行二次叠加经由所述交叉单元级联环回传输给所述第一叠加模块再次叠加后的所述信号，并对再次叠加后的所述信号进行与叠加次数相对应的延时设置，使得与级联环回的所述信号延时相同。

4.根据权利要求2或3所述的多层信号叠加的多屏拼接处理器，其特征在于，所述输出单元还包括串并转换模块、第一并串转换模块、缩放缓存模块、第一时钟转换模块和编码模块；

所述串并转换模块的输出端与所述缩放缓存模块连接，所述缩放缓存模块的输出端与所述第一叠加模块连接，所述第一时钟转换模块连接在所述第二叠加模块和所述编码模块之间；

所述第一并串转换模块与所述第二叠加模块的输出端连接；

所述串并转换模块的输入端、所述第一并串转换模块的输出端与所述交叉模块连接。

5.根据权利要求4所述的多层信号叠加的多屏拼接处理器，其特征在于，所述第一时钟转换模块，用于将所述第二叠加模块输出的信号从固定传输时钟域转换为像素时钟域。

6.根据权利要求2所述的多层信号叠加的多屏拼接处理器，其特征在于，所述采集单元还包括解码模块、第二时钟转换模块和第二并串转换模块，所述解码模块、所述第二时钟转换模块和所述第二并串转换模块依次级联连接，所述第二并串转换模块的输出端与所述交叉单元连接。

7.一种多屏拼接处理器的多层信号叠加方法，通过如权利要求1至6中任意一项所述的多层信号叠加的多屏拼接处理器进行实现，其特征在于，包括：

第一叠加模块将传输到输出单元的信号进行一次叠加；

第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理。

8.根据权利要求7所述的多屏拼接处理器的多层信号叠加方法，其特征在于，第一叠加模块将传输到输出单元的信号进行一次叠加具体包括：

串并转换模块获取到交叉单元通过采集单元传输的信号进行串并转换，并通过缩放缓存模块进行信号缓存缩放；

所述第一叠加模块获取到所述缩放缓存模块传输的所述信号进行一次叠加。

9.根据权利要求8所述的多屏拼接处理器的多层信号叠加方法，其特征在于，第二叠加模块对第一叠加模块通过级联环回传输的，并通过延时控制模块进行延时处理后的信号进行再次叠加处理具体包括：

所述延时控制模块对获取到的所述第一叠加模块输出的首次叠加的所述信号对应设置延时为0；

或

所述延时控制模块获取通过所述第二叠加模块进行二次叠加经由所述交叉单元级联环回传输给所述第一叠加模块再次叠加后的所述信号，并对再次叠加后的所述信号进行与叠加次数相对应的延时设置，使得与级联环回的所述信号延时相同。

10.根据权利要求7至9中任意一项所述的多屏拼接处理器的多层信号叠加方法，其特征在于，多屏拼接处理器的多层信号叠加方法还包括：

第一时钟转换模块将所述第二叠加模块输出的信号从固定传输时钟域转换为像素时钟域，输出到编码模块进行输出。