[发明专利]无结垂直三维半导体器件

说明书

技术领域

本发明涉及一种垂直三维半导体器件以及用于制造这种器件的方法。

背景技术

半导体制造和处理技术在过去50年中的进步，使得集成电路持续具有更小 形体尺寸的晶体管器件，这允许在一块芯片上封装更多的电路。这每单位面积 增加的容量通常会降低成本或增加功能性以致集成电路中的晶体管数量大体上 每两年增加一倍。结果，随着时间的推移，已经提供了可以具有增加功能性的 更符合成本效益的电子器件的生产。通常，由于晶体管器件的形体尺寸缩小， 器件的性能、每单位的成本以及开关功率消耗降低而速度增加。

然而，随着时间的推移，由于组成构建块(constituentbuildingblock)，即 半导体结构，的尺寸变得越来越小，晶体管的缩放变得越来越困难。具有纳米 级形体的晶体管不仅需要昂贵的制造技术和工艺，而且小尺寸还可能导致性能 受限。作为例子，为了克服例如短沟道效应和漏电流，CMOS技术缩放进入纳 米量级(nanometerregime)需要替代的器件结构。

作为替代，垂直器件概念，即基于电流方向是垂直于器件平面的，其允许 诸如晶体管的器件元件的有效堆叠，导致形成的堆叠具有每单位面积增加的容 量。垂直器件概念还允许在集成电路中的晶体管的增加平行化。

随着对于改善的具有增加的晶体管密度的集成电路的需求的不断增加，必 须形成在垂直堆叠中的晶体管器件的数量也在增加。然而，堆叠的缩放，不仅 增加了器件的制造和处理需求，而且还导致了用于器件工作所需的驱动电流增 加。较大的驱动电流导致增加的功耗还有器件损坏或故障的风险。

因此，需要允许提高晶体管器件耐久性的新的垂直器件概念。

发明内容

本发明的一个目的是提供上述技术和现有技术的改进。

特定目的是提供一种垂直三维，3D，半导体器件，其允许增加容量、工作 速度还有缩放的优势。

通过根据本发明独立权利要求的垂直三维半导体器件来实现从本发明的下 列描述中将是显而易见的这些和其它目的还有优点。在从属权利要求中定义了 优选的实施例。

因此提供了一种垂直三维半导体器件，包括：源极层，位于衬底上；重复 序列的水平的层堆叠，位于源极层上，每个序列包括电隔离层和导电栅极层， 其中层堆叠的电隔离层与源极层接触，垂直沟道结构延伸穿过水平的层堆叠， 金属漏极排布在水平的层堆叠和垂直沟道结构之上，其中排布该源极层以将电 荷载流子注入到垂直沟道结构中，排布该金属漏极以从垂直沟道结构提取电荷 载流子，并且其中垂直沟道结构的导电率响应于施加至水平的层堆叠的导电栅 极层上的电偏压而改变。

通过本发明的手段可能调节金属漏极的电阻。通过调节金属漏极的电阻， 可以改善晶体管的尺寸并因此改善晶体管的密度。使用金属漏极允许低的漏极 电阻，其带来的是可以减小垂直三维半导体器件的晶体管的尺寸。而且使用具 有相对来说低电阻的金属漏极将会导致在器件工作期间产生较少的热量。产生 较少热量的事实会导致可以将更多的晶体管包括在同一器件中。这可以有利地 通过增加三维半导体器件的堆叠中的层的数量来实现。换句话说，可以在彼此 的顶部上堆叠更多的晶体管并且在同时使得过热、损坏和故障的风险降低。还 有当使用金属漏极时，可以降低为了操作器件所需要的电压。

而且，可以通过选择在金属漏极中使用的一个或多个金属来调节阈值电压， 即通过形成导电沟道而操作器件所需要的电压，因为阈值电压受半导体和在金 属漏极中使用的一个或多个金属之间的功函数差影响。

应当注意本申请的上下文中，术语“垂直沟道结构”可以是用于形成垂直三 维器件的垂直沟道的任何材料或结构。

垂直三维半导体器件可以是无结器件，其优势在于：在该器件中很少或不 存在耗尽区。而且，可以将该器件制造得更小，结果是可以实现更高的晶体管 密度。此外，该器件可以变得更易于制造以及制造成本降低。

垂直沟道结构可以包括高迁移率半导体材料。由于材料的电荷载流子表现 出增大的迁移率，因此高迁移率半导体材料的使用致使所使用的材料的内部电 阻的降低。因此，可以抵消器件中不希望产生的热量。而且，电荷载流子增加 的迁移率会引起可能设计更快的器件。

应当注意在本发明的上下文内，术语“高迁移率材料”可以是具有超过硅的 电荷载流子迁移率的任何材料。