[发明专利]负鼠晶片封装叠加设备

说明书

技术领域

集成电路封装。

背景技术

对于移动应用来说，小封装形状因数(占用面积和z-高度)和低封 装成本是新产品的重要要求。使用封装叠加(PackageonPackage)(PoP) 组件(在该组件中一个封装以堆叠布置(在z方向上一个在另一个上方) 的方式连接至另一封装)以减少模块的占用面积(例如在应用处理器顶 部上的存储器)。在减小xy-方向占用面积的同时，PoP配置增加了该模 块的z-方向厚度或高度(“z-高度”)。现有PoP模块技术的目前状况是具 有大约一毫米或更大的z-高度。典型的PoP解决方案还允许在顶部和底 部封装之间的有限数量的互连。典型地，这些互连位于该底部封装的扇 出(fan-out)区域或周边区域中。可以使用用于互连的附加再布线层或 更紧密的几何形状以增加互连带宽，但是这样的解决方案易于增加封装 成本。

附图说明

图1示出了封装叠加(PoP)组件的实施例的横截面侧视图，该组件 包括底部或支撑封装，该封装具有相对于所附接的封装衬底的悬挂或负 鼠(opossum)配置的晶片(die)。

图2示出了PoP组件的另一实施例的横截面侧视图，该组件使用底 部或支撑封装，该封装具有相对于所附接的封装衬底的悬挂或负鼠配置 的晶片。

图3示出了PoP组件的另一实施例的横截面侧视图，其中下面的或 支撑的封装基于晶圆级封装，尤其是具有至顶部封装的周边互连的嵌入 式晶圆级球栅阵列(例如eWLB)封装。

图4示出了PoP组件的另一实施例的横截面侧视图，该组件具有作 为底部封装的负鼠扇出晶圆级封装，该底部封装具有至顶部封装的区域 互连。

图5示出了使用eWLB叠加eWLB负鼠配置的预-PoP组件的横截面 侧视图。

图6示出了模制载体的侧视图，该载体具有设置在其表面上的粘性 箔和放置在该粘性箔上的若干通孔条(viabar)。

图7示出了图6经过了通孔条和模制材料从粘结层分离并且在该结 构上引入再分配层和将晶片连接至其之后的结构。

图8示出了图7经过模制材料薄化之后的结构。

处理顺序也可以是不同的：在放置焊球和负鼠晶片之前薄化本体。

图9图示了计算装置的实施例。

具体实施方式

图1示出了封装叠加(PoP)组件的实施例的横截面侧视图，该组件 包括底部或支撑封装，该封装具有相对于所附接的封装衬底的悬挂或负 鼠配置的晶片。参考图1，PoP组件100包括以堆叠布置连接至封装230 的封装110(如所示出的封装110在z-方向上位于封装130之上或上面)。

封装110包括封装衬底115，分别通过例如晶片的接触点和封装衬底 之间的、可选地包括底部填充的凸块或回流工艺，将晶片120电性和物 理地连接至该封装衬底的表面。具有代表性地，晶片120是存储器晶片。 封装110还包括可操作地将封装110连接至底部或支撑封装130的互连 150(例如焊料凸块)。

在图1中示出的PoP组件100的封装130包括封装衬底135，通过 可选地包括底部填充的凸块或回流工艺将晶片140(例如倒装芯片微处理 器)电性和物理地连接至该封装衬底135。如图1中示出的，晶片140连 接至封装衬底135的一侧使得晶片140相对于z-方向位于封装衬底135 的下方并且因此如所示出的相对于 封装衬底135处于负鼠或悬挂晶片配置。换句话说，在每个封装衬底包 括晶片侧，各自的晶片连接至封装衬底的该晶片侧(晶片120连接至封 装衬底115以及晶片140连接至封装衬底135)，和相对侧或背侧的情况 下，封装衬底115的背侧面对封装衬底135的背侧。