[实用新型]高速高带宽采样保持电路

说明书

技术领域

本实用新型涉及集成电路，尤其涉及在BiCMOS(Bipolar和CMOS)集成电路上实现A/D(模数转换器)时的高速高带宽采样保持电路。

背景技术

采样保持电路的作用是将连续的模拟信号按采样时钟进行采样至离散域，并在相应的时间内保持该信号以便后续的A/D将该离散的模拟量转变为数字信号。对于高速A/D，尤其是高输入信号带宽的A/D，采样保持电路是不可或缺的，采样保持电路的性能(速度，输入带宽，线性度，噪声水平)直接限制了A/D的性能。

图1所示的为经典高速高精度BiCMOS采样保持电路，其中图1中左边电路输入级采用准差分输入级，控制I2＝0.5×I1，Q1与Q2严格匹配，则Q2的集电极会严格跟随输入，其线性度主要取决于I1与I2两个电流源的输出阻抗，设I2输出阻抗为R2，I1输出阻抗为R1，易知ΔVout＝VT*ln((I2-ΔVin/R2)/(I2+ΔVin/R2+ΔVin/R1)，易知在ΔVin/R2远小于I2时输出误差较小，采用Bipolar器件可获得很大的输出阻抗，从而较易达到接近80dB SFDR的线性度，可以满足12bits A/D的应用。而图1中右边电路为经典开关射极跟随器的电路架构，当采样电平T为高时，保持信号H为低，从而输出Vout跟随输入，当采样电平T为低，保持信号H为高时，QS2关断Qs1导通，从而Ib流过输入级的输出阻抗导致A点电平下降，从而关断Qout，这样在输出点形成高中，在采样结束时刻的电压信号将被保持在Cs上直至采样开关Qs2再次打开。

由此准差分输入级和开关射极跟随器的结合形成了如图2所示的整个采样保持电路，该电路除基本的输入级与开关射随之外还采用了：1.用dummy开关抵消电荷注入(Qdm1，Qdm2)；2.用前馈电容来抵消保持时的前馈(HMF)；3.用采样后的信号缓冲后驱动Qclp(图中缓冲器1)，可以防止准差分输入级的输出节点保持时被下拉过低，从而在采样时可以更快启动。该电路特点是：1.线性度高；2.采样速率高，适合作为GHz及以上高精度(10～12b)A/D的采样保持电路(适用于ft可达100GHz及以上工艺)。而为了防止驱动Qclp的驱动器产生kick back噪声，在图2中更进一步通过辅助采样电路来规避这一问题，如图3所示，可知整个信号通路只有一个Vbe的电压降，同时只要保证Qsx与Ib正常工作的两个Vce，可见针对输入信号在400～500mVpp单端，两端差分输入信号在800m～1000mVppd的采样保持电路，可只采用1.8～2V的电源电压，可以与当前CMOS工艺很好的兼容，但该电路在高频输入信号时的线性度较低，无法在更高的采样速率下实现更高的模拟输入带宽，前馈效率低。

实用新型内容

本实用新型目的是：提供一种高速高带宽采样保持电路，进一步提高BiCMOS采样保持电路在高频输入信号时的线性度，以达到更高的采样速率下实现更高的模拟输入带宽。

本实用新型的技术方案是：一种高速高带宽采样保持电路，其包括：用于接收输入信号并为第一级的准差分对式输入级、由准差分对式输入级输出驱动并为第二级的主开关射极跟随器、由准差分对式输入级输出同时驱动的辅助开关射极跟随器、与辅助开关射极跟随器的输出相连且连接至主开关射极跟随器的电流源输出的前馈电容、以及与主开关射极跟随器输出相连的采样电容。

在上述技术方案的基础上，进一步包括如下附属技术方案：

在包含准差分输入级和开关射极跟随器的采样保持电路中，加入辅助开关射极跟随器，其输入为准差分输入级的输出，其输出通过前馈电容Cff连接至主开关射极跟随器的电流源的输出，时钟输入端与主开关射极跟随器相同。

辅助开关射极跟随器与主开关射极跟随器工作在相同工作模式下。也即是，在采样周期辅助开关射极跟随器处于射极跟随状态，其输出通过Cff对主开关射极跟随器的电流源输出直接进行前馈；在保持周期中，辅助开关射极跟随器与主开关射极跟随器一起处于关断状态。

辅助开关射极跟随器与主开关射极跟随器不必完全相同，可以是主开关射极跟随器的等比例缩小，不限于是主开关跟随器的1/2，可以是更小。

因该辅助开关射极跟随器不在担负采样功能，无法再作为Qclp驱动源，为了不增加额外的功耗面积以及系统的复杂度，可以设计低kick back的缓冲驱动器，用主开关射极跟随器采样后的信号来驱动Qclp，在功耗面积与系统复杂性不计的条件下亦可增加额外辅助开关射极跟随器采样以驱动Qclp。