[实用新型]使用于多个CPU的实时时钟校时电路

说明书

技术领域

本实用新型与一种校时电路有关，特别是指一种使用于多个CPU的实时时钟校时电路。

背景技术

由于实时时钟（Real-Time Clock）可通过频率信号计算实际时间，因此，一般个人计算机、手机、服务器等电子设备，通常会设置实时时钟以计算实际时间。而公知的实时时钟，一般与电子设备的CPU电性相接，抑或直接内建于CPU中，当电子设备具有多个CPU时，该等CPU通常分别具有独立的实时时钟计算实际时间，而该电子设备的接口设备，通常亦设有实时时钟供计算实际时间。

请参阅图1所示，为公知使用于多个CPU的实时时钟的电路方块图，公知电子设备中，各个CPU 1、4、7分别供通信、控制以及面板之用，其中CPU 1更连接有外部网络200，另外该等CPU 1、4、7皆分别内建有一实时时钟2、5、8，而该等实时时钟2、5、8皆可分别进行计算实际时间，但是，该等实时时钟2、5、8所计算的实际时间难免存在有误差，因此随着运作时间增加，误差亦将日渐显著，并影响使用者的操作使用，若欲针对该等实时时钟2、5、8进行校时，则必须随时分别对该等实时时钟2、5、8逐一进行校时，因此容易干扰各CPU 1、4、7间的通信。且为使该等实时时钟2、5、8于该电子设备关机或拔除电源之后依然可持续运作，维持正确时间，该等实时时钟2、5、8必须分别连接电池3、6、9，以供该等实时时钟2、5、8运作，如此，将致使该电子设备因广设电池而造成成本上扬。

实用新型内容

有鉴于此，本实用新型的主要目的在于提供一种使用于多个CPU的实时时钟校时电路，其通过单一外部实时时钟供各个CPU统一校时，以消除误差，并减少各个CPU间的通讯干扰，另进一步减少电池的设置，以降低成本。

为达到上述目的，本实用新型所提供的使用于多个CPU的实时时钟校时电路，其包含有：一外部实时时钟，其连接有一供电用的电池；一作为通信用的第一CPU，该第一CPU与外部网络进行连接，且该第一CPU与该外部实时时钟相连接，其中该第一CPU内建有一第一实时时钟；一作为控制用的第二CPU，该第二CPU与第一CPU相连接，其中该第二CPU内建有一第二实时时钟；一作为面板用的第三CPU，该第三CPU与第一CPU相连接，该第三CPU内建有一第三实时时钟。

作为优选方案，其中，该外部实时时钟于开机时借由第一CPU对外部网络取得标准时间，进行校正。

作为优选方案，其中，该电池为锂电池。

本实用新型所提供的使用于多个CPU的实时时钟校时电路，借由该第一CPU可对外部网络取得标准时间，再至外部实时时钟进行校时，该外部实时时钟再将标准时间提供给各个CPU内建的实时时钟，借此，通过该外部实时时钟供各个CPU统一校时，以消除误差，并减少各个CPU间的通讯干扰，且还可进一步降低所需的电能，以减少电池的设置，从而降低成本。

附图说明

图1为公知使用于多个CPU的实时时钟的电路方块图。

图2为本实用新型连接有外部网络时的电路方块图。

图3为本实用新型未连接外部网络时的电路方块图。

附图标记说明

1  CPU         2     实时时钟

3  电池        4     CPU

5  实时时钟   6     电池

7  CPU         8     实时时钟

9  电池         

200   外部网络      

10     外部实时时钟    11  电池

20     第一CPU       21  第一实时时钟

22     外部网络      

30     第二CPU            31 第二实时时钟

40     第三CPU            41 第三实时时钟。

具体实施方式

请参阅图2所示，其为本实用新型连接有外部网络时的电路方块图，其揭露有一种使用于多个CPU的实时时钟校时电路，该实时时钟校时机制包含有：

一外部实时时钟10，其连接有一供电用的电池11，以供该外部实时时钟10所需的电能，使该外部实时时钟10可于失去外部电源讯号时，利用该电池11持续供应该外部实时时钟10所需的电能，使该外部实时时钟10持续不间断地运作，于本实用新型，该电池11为锂电池。