[实用新型]半导体芯片的包埋式板级封装结构

说明书

技术领域

本实用新型涉及一种电路板封装结构，特别是一种半导体芯片的包埋式板级封装结构及其制作方法，其可应用于半导体芯片，尤其是电容式指纹传感器、CMOS图像传感器(CIS)等传感器芯片的封装。

背景技术

目前，引线键合技术普遍被应用于电容式传感器或CIS芯片的封装过程中。例如，现有电容式传感器IC/CIS封装通常采用引线键合技术实现芯片上触盘与封装内部走线之间的互连。然则，这些技术都存在不足之处。

即以图1所示的封装结构为例，其至少具有如下不足：

1、引线键合技术为基于单芯片的线键合连接，且针对单芯片上多I/O pad(I/O焊盘)数的多线键合是非同步的，工艺速度慢。

2、线与线的键合结合技术在芯片上形成了相当的高度。在指纹传感器芯片被封装后，这将导致指纹与芯片之间存在相当远的距离,从而严重影响传感器的灵敏度。

3、采用线结合技术及芯片置于载板上的技术，最终形成的封装结构的厚度较大。

4、这种封装形式的成本高。

实用新型内容

本实用新型的主要目的在于提供一种改良的半导体芯片的包埋式板级封装结构，以克服现有技术中的不足。

为实现前述实用新型目的，本实用新型采用的技术方案包括：

在本实用新型的一实施例中，一种半导体芯片的包埋式板级封装结构包括：

电路板；

设于所述电路板内的、用以容置半导体芯片的开口或空腔，

分别设置于所述电路板的第一表面和第二表面的第一线路层和第二线路层，且所述第一线路层和第二线路层经贯穿所述电路板的导电通路电连接，所述第一线路层表面与第二线路层表面分别对应所述电路板的最高表面和最低表面；

设置于所述开口或空腔内的半导体芯片，所述芯片经第二线路与第一线路层电连接，且所述芯片的I/O焊盘(I/O pad)表面至少自所述第二线路层表面露出，并与所述第二线路层表面或所述电路板的最低表面处于同一平面；

封装材料，用以覆盖所述电路板的第一表面、第一线路层及填充所述开口或空腔内未被所述芯片占据的空间。

作为较为优选的实施方案之一，所述电路板的第一表面上还设置有模块对位标识，至少用于辅助所述芯片精准放置。

作为较为优选的实施方案之一，所述第一线路层包含所述模块对位标识。

进一步的，部分或全部的所述模块对位标识能够作为连接线路及提供导电功能。

作为较为优选的实施方案之一，所述开口或空腔在竖直方向上的最高表面和最低表面分别为所述电路板的最高表面或所述第一线路层表面和所述电路板的最低表面或所述第二线路层表面，而所述开口或空腔在水平方向上的边界为所述电路板在第一表面和第二表面之间的开口或空腔之侧壁，同时所述开口或空腔包括第一空间、第二空间和第三空间，其中所述第一空间分布在所述电路板的第一表面和第二表面之间，所述第二空间分布在所述电路板的第一表面与所述第一线路层表面之间，所述第三空间分布在所述电路板的第二表面与所述第二线路层表面之间。

进一步的，所述第一空间的侧壁为所述电路板第一表面和第二表面之间的电路板连续截面，而所述第二空间和第三空间无侧壁。

进一步的，所述半导体芯片为传感器芯片，所述传感器芯片的传感面和I/O焊盘表面与所述第二线路层表面或所述电路板的最低表面共平面。

进一步的，所述封装材料还可延伸至覆盖电路板的第二表面。

进一步的，所述半导体芯片的包埋式板级封装结构还包括第三线路层，设置在封装材料上，并经贯穿封装材料的导电通路与第一线路层电连接。

作为较为优选的实施方案之一，所述半导体芯片的包埋式板级封装结构还包括焊接掩膜，用以覆盖所述电路板的第二表面以及所述第二、第三线路层和封装材料，但所述芯片的传感面自覆盖所述第二线路层的焊接掩膜中露出。

作为较为优选的实施方案之一，所述半导体芯片的包埋式板级封装结构还包括保护层，其至少连续掩盖所述传感器芯片的传感面，或至少连续掩盖所述电路板第二表面的焊接掩膜及所述传感器芯片的传感面。

进一步的，所述半导体芯片的包埋式板级封装结构还包括焊点阵列，其设置在覆盖所述第三线路层和封装材料表面的焊接掩膜开口中并与所述第三线路层电连接，所述焊点阵列包括球栅阵列或触点阵列。

在本实用新型的一实施例中，还提供了一种半导体芯片的包埋式板级封装结构的制作方法，其包括：