[实用新型]基于两级放大器的STT-RAM读取电路

说明书

技术领域

本实用新型涉及一种基于两级放大器的STT-RAM读取电路。

背景技术

传统的随机存取存储器（RAM）如动态随机存取存储器（DRAM）具有比较低廉的价格，但是存取速度较慢、耐久性较差并且数据只能保存很短的一段时间。由于必须隔一段时间刷新一次数据，这又导致了功耗较大。静态随机存取存储器（SRAM）具有存取速度较快、功耗较低，非易失性等优点，但是价格昂贵、集成度较低。

近年来新兴的自旋转移力矩随机存取存储器（STT-RAM）由于其高密度、低漏电流、非易失性、超长的耐久性以及快速读写等优点，有望成为未来高速缓存的首选产品。

本专利基于一种新颖的树型读取电路方案，提出了可以有效降低该读取电路总体功耗的改进结构。这种新颖的树型读取方案采用开环放大器作为读取电路的比较器，开环放大器不需要重启时间，可以进行连续比较，故采用开环放大器可以提高电路的读取速度，具有读取时间短的优点。该方案采用两级运放级联结构，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性。

发明内容

本实用新型的目的在于提供一种有效的提高读取速度，节省了功耗，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性的基于两级放大器的STT-RAM读取电路。

为实现上述目的，本实用新型的技术方案是：一种基于两级放大器的STT-RAM读取电路，包括一开环放大器及与该开环放大器连接的并行磁隧道结、控制逻辑电路和第一反相器，所述第一反相器还连接有第一D触发器和第二D触发器，所述第一D触发器和第二D触发器的时钟控制输入端分别连接至第一时钟输出模块的第一时钟信号输出端和第二时钟信号输出端；所述开环放大器第一MOS管的源极、第二MOS管的源极、第六MOS管的源极和第八MOS管的源极均连接至VDD端，所述第一MOS管的栅极与第二MOS管的栅极连接，所述第六MOS管的栅极与第一MOS管的漏极相连接至第三MOS管的漏极，所述第八MOS管的栅极与第二MOS管的漏极相连接至第四MOS管的漏极，所述第三MOS管的源极与第四MOS管的源极相连接至第五MOS管的漏极，所述第五MOS管的源极连接至地，所述第六MOS管的漏极连接第七MOS管的漏极，所述第七MOS管的源极接GND，所述第八MOS管的漏极与第九MOS管的漏极相连接至第一反相器的输入端，所述第九MOS管的源极接地，所述第七MOS管的栅极与第七MOS管的漏极及第九MOS管的栅极连接，所述第三MOS管的栅极和第一MOS管的源极分别连接至并行磁隧道结的两端，所述第四MOS管的栅极连接至控制逻辑电路，所述第一D触发器和第二D触发器的反相输出端分别输出并行磁隧道结中存储的高位数据和低位数据，所述控制逻辑电路还连接有一用于提供参考电压的外部电压输出电路；还包括一第十MOS管，所述第三MOS管的栅极与并行磁隧道结的连接点连接至第十MOS管的漏极，所述第十MOS管的源极接地，所述第十MOS管的栅极连接第二时钟输出模块的第三时钟信号输出端。

在本实用新型实施例中，所述控制逻辑电路包括由第一D触发器反相输出信号和第一时钟信号输出端输出的第一时钟信号控制的双向开关电路，所述双向开关电路包括相互连接的第一双向开关和第二双向开关，所述双向开关电路用于控制第四MOS管栅极与外部电压输出电路的第一、第二和第三参考电压输出端的连接。

在本实用新型实施例中，所述第一时钟输出模块包括第一延时电路、第二延时电路、第三双向开关和第四双向开关，所述第一延时电路和第二延时电路连接至第三时钟信号输出端，所述第三双向开关和第四双向开关分别用于控制第一延时电路和第二延时电路与第一时钟信号输出端和第二时钟信号输出端的连接。

在本实用新型实施例中，所述第一延时电路的延迟时间小于第二延时电路的延迟时间。

相较于现有技术，本实用新型具有以下有益效果：本实用新型电路采用开环放大器，节省了电路的重启时间，提高了电路的读取速度；开环放大器采用了两级运放级联结构，节省了功耗，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性；内置控制逻辑，降低了使用难度，和外围系统的控制成本；此外，与其他读取电路相比，本电路采用树型的读取方案，具有较快的读取速度、较小的硬件消耗、较低的成本等优点。

附图说明

图1为磁隧道结的两种结构图。

图2为开环放大器的两级运放基本结构图。

图3为本实用新型读取电路的电路原理图。

图4为本实用新型所设计的读取电路的工作流程图。