[实用新型]非易失性存储器以及在半导体芯片上的集成电路

权利要求书

1.一种在半导体衬底(PW)上的非易失性存储器(MEM2、MA2)，其特征在于包括：

第一存储器单元(C_i,j)，包括电耦合至具有嵌入式竖直控制栅极(CSG)的选择晶体管(ST)的第一浮置栅极晶体管(TR_i,j)，所述选择晶体管具有与所述嵌入式竖直控制栅极的第一面相对地延伸的竖直沟道区域(CH2)，

第二存储器单元(C_i,j+1)，包括电耦合至选择晶体管(ST)的第一浮置栅极晶体管(TR_i,j+1)，所述选择晶体管(ST)具有与所述第一存储器单元(C_i,j)的所述选择晶体管相同的控制栅极(CSG)、并且具有竖直沟道区域(CH2')，所述竖直沟道区域(CH2')与所述嵌入式竖直控制栅极的第二面相对地延伸、并且与所述第一存储器单元(Ci,j)的所述选择晶体管的所述沟道区域(CH1)相对地延伸，

其特征在于，所述非易失性存储器(MEM2、MA2)包括：

第一位线(RBL_j)，电耦合至所述第一存储器单元(C_i,j)的所述第一浮置栅极晶体管(TR_i,j)，以及

第二位线(RBL_j+1)，电耦合至所述第二存储器单元(C_i,j+1)的所述第一浮置栅极晶体管(TR_i,j+1)。

2.根据权利要求1所述的存储器，其特征在于包括：

第一控制栅极线(CGL1_i)，电耦合至所述第一存储器单元(C_i,j)的所述第一浮置栅极晶体管(TR_i,j)的控制栅极(CGr、CG)，

第二控制栅极线(CGL2_i)，电耦合至所述第二存储器单元(C_i,j+1)的所述第一浮置栅极晶体管(TR_i,j+1)的控制栅极(CGr、CG)，以及

用于读出所述存储器单元的装置(CCT2、RD2、BLT2、CD2、SA)，配置用于：

当读出存储器单元时，向耦合至必须被读出的所述存储器单元的所述控制栅极线(CGL1_i、CGL2_i)施加正选择电压(CGV)，以及

通过所述第一位线读出所述第一存储器单元，或者通过所述第二位线读出所述第二存储器单元。

3.根据权利要求2所述的存储器，其特征在于其中用于读出所述两个存储器单元的所述装置包括字线解码器(RD2)，所述字线解码器(RD2)配置用于：

向所述两个控制栅极线(CGL1_i、CGL2_i)分配相同的行地址(A(n-1)-A(x))，以及

在执行选自对所述存储器单元中的一个进行读出、编程和擦除的操作中的至少一项操作期间，首先根据所述两个控制栅极线的所述行地址(A(n-1)-A(x))，其次根据所述存储器单元的列地址(A(x-1)-A(0))的最低有效位(A(0))，来选择所述存储器单元耦合至的所述控制栅极线(CGL1_i、CGL2_i)。

4.根据权利要求1至3中任一项所述的存储器，其特征在于其中每个存储器单元进一步包括第二浮置栅极晶体管(TE_i,j、TE_i,j+1)，所述第二浮置栅极晶体管(TE_i,j、TE_i,j+1)的所述浮置栅极(FGe)电耦合至所述第一浮置栅极晶体管的所述浮置栅极(FGr)，并且包括电耦合至所述第二浮置栅极晶体管的所述导电端子(D)的导电区域(IS、n1)，所述导电端子(D)通过隧道介电层(D1)与所述第二浮置栅极晶体管的浮置栅极(FGe)相对地延伸。

5.根据权利要求4所述的存储器，其特征在于包括：第三位线(EBL_j,j+1)，电耦合至所述第一存储器单元(C_i,j)的所述第二浮置栅极晶体管(TE_i,j)，并且电耦合至与所述第一存储器单元(C_i,j)配对的所述存储器单元(C_i,j+1)的所述第二浮置栅极晶体管(TE_i,j+1)。