[实用新型]集成电路

说明书

优先权

本申请要求享有2014年5月21日提交的法国专利申请No.1454552的优先权，该申请在此通过引用整体并入本文。

技术领域

本实用新型涉及一种集成电路，并且更具体地涉及有源区域的压应力的弛豫，该有源区域例如是NMOS晶体管的有源区域，本实用新型也涉及嵌入式去耦电容器的产生，换言之与集成电路的其他部件结合形成并且在相同芯片上。

背景技术

在集成电路中，晶体管形成在例如硅的由例如采用例如二氧化硅填充的沟槽的电绝缘区域所围绕的有源半导体区域中和有源半导体区域上。

在绝缘区域内形成MOS晶体管自然地由于绝缘区域外围处存在而导致形成在压应力下的有源区域。此外，尽管在压应力下的有源区域促进了PMOS晶体管的性能，与之相反地其导致NMOS晶体管的性能特性的退化，显著地在载流子迁移率方面。

此外，快速晶体管的制造施加了小沟道长度和宽度并且通常所形成的结构具有高密度，这导致对于现有技术有源区域的非常小、或者甚至最小的尺寸。

因此考虑到所形成的结构，为了弛豫它们压应力的目的而增大NMOS晶体管的有源区域的尺寸是极其困难的或者甚至是不可能的。

此外，在集成电路中，去耦电容器是高度推荐的，因为它们用作电荷的局部贮存器，这减小了内部噪声和电磁辐射。通常，这些电容器设计为布置在集成电路的“空白空间(whitespace)”中，换言之，在芯片上未由电路的元件所占据的可应用的区域中。然而，这需要由设计者精确的设计工作，并且大多数时间仅使用空白空间的小部分。

实用新型内容

根据一个实施例，构思在于尽可能减小在不利地(detrimentally)对于压应力敏感的部件的有源区域中的压应力，例如NMOS晶体管，或者有源电阻，换言之形成在有源区域内，其电阻值可以随着压应力而改变，并且这必须不修改PMOS的特性而完成，而与此同时实现形成对于集成电路设计者明晰的嵌入式去耦电容器。

根据一个方面，提供了一种集成电路，包括衬底，和至少部分地布置在衬底的由绝缘区域所限定的有源区域内的至少一个部件。

根据该方面的总体特征，集成电路进一步包括电容性结构，具有设计成连接至第一电势(例如接地)的第一电极，设计成连接至第二电势(例如用于集成电路的电源电压)的第二电极，两个电极的一个至少部分地位于绝缘区域内，换言之至少部分地由绝缘区域的一部分所围绕；电容性结构因此配置用于允许减小所述有源区域内的压应力。

其内布置了部件的衬底的有源区域是由于绝缘区域的存在而在压应力下的有源区域。实际上，通常而言，形成绝缘区域的材料(例如二氧化硅)与形成有源区域的材料(通常为硅)相比展现了远远更低的热膨胀系数。因此，在晶体管制造工艺的结束处，绝缘区域在压应力下，因此导致有源区域内的压应力。

因为电容性结构的至少一个电极至少部分地位于绝缘区域内，因此在此使用的电容性结构因此具有双重功能，也即显著地用作去耦电容器的电容器功能，以及用于减小所述有源区域内压应力的功能，这显著地允许了改进NMOS晶体管的载流子迁移率。

此外，因为电容性结构的至少一个电极至少部分地位于绝缘区域内，因此绝缘区域的形成、以及作为结果的电容性结构的形成对于集成电路设计者是完全明晰的，因为后者简单地确定有源区域以及绝缘区域的尺寸而无需担心该绝缘区域的容量以及潜在地担心位于该绝缘区域顶部上的空间的容量。

根据一个实施例，另一个电极可以由衬底的一部分形成，或者包含在位于绝缘区域顶部上的空间内。

部件可以有利地是对于压应力不利地敏感的部件。

对于压应力不利地敏感的部件显著地是在存在导致其性能特性退化的压应力时修改其至少一个特性的部件，如例如对于NMOS晶体管的迁移率特性的情形。

其有源区域对于压应力不利地敏感的部件可以是NMOS晶体管，或者是换言之形成在所述有源区域内的有源电阻，这两个示例均不是限定性的。

总体而言，集成电路进一步包括额外的绝缘区域，布置在部件、有源区域和绝缘区域之上。

根据一个变形例，第一电极包括由衬底的一部分所形成并且将所述绝缘区域局部地分隔为两个绝缘区域的第一区域，以及第二电极包括导电的第二区域，位于在所述分隔区域的顶部上的额外绝缘区域中，导电的第二区域包括例如多晶硅，两个电极由例如二氧化硅的电介质材料的层所分隔。