[实用新型]基于LXI总线的数字测试模块

权利要求书

1.一种基于LXI总线的数字测试模块，包括SRAM控制电路、驱动器、信号连接器、FPGA，DDS模块，其特征在于：还包括LXI接口电路、触发模块；

所述的LXI接口电路包括ARM处理器、FLASH存储电路、SDRAM、RJ45接口和网络物理层芯片、DB9接口和RS323电平转换芯片、晶振电路、复位电路、JTAG电路、实时时钟电路，

FLASH存储器用于固化存储系统数据和应用程序、LINUX系统文件；

SDRAM同步动态随机存储器用于动态存储过程数据；

RJ45接口和网络物理层芯片联合起来提供与控制计算机通讯，实现网络传输的硬件通路；

DB9接口和RS323电平转换芯片用于实现固化程序、串口调试、监控功能和实现与外部串口通讯；

晶振电路实现ARM处理器所需时钟以及网络物理层芯片所需的时钟；

复位电路实现ARM处理器、网络物理层芯片、FLASH复位；

JTAG电路提供调试接口电路；

实时时钟电路：ARM处理器通过TWI接口与日历芯片PCF8583通信，实现实时时钟RTC，PCF8583的电源使用3V供电的备用电池；

ARM处理器采用微处理器AT91RM9200，AT91RM9200通过外部总线接口EBI“External Bus Interface”访问FPGA；

触发模块用于触发FPGA内的触发系统。

2.根据权利要求1所述的基于LXI总线的数字测试模块，其特征在于：所述的FPGA包括中央译码控制单元、地址产生单元、时钟选择单元、ZBT RAM控制单元；

中央译码控制单元接收ARM处理器发送的控制信号、地址信号和数据信号，根据这些信号产生的读写控制信号控制地址产生单元、时钟选择单元、ZBT RAM控制单元；

时钟选择单元包括外时钟、内时钟、DDS可控时钟的时钟输入选择模式和输出一个模块工作同步输出时钟的输出模式；外时钟是一个和输入数据同步的时钟；内时钟是由上位机控制FPGA产生的一个内部时钟；DDS可控时钟是DDS芯片输出的一个步进达到0.004Hz的一个高精度输入时钟；同步输出时钟是和输出数据同步的一个可供被测电路使用的一个时钟；

ZBT RAM控制单元接收地址产生单元提供的地址信号、时钟选择单元提供的时钟信号、触发模块提供的触发信号经过内部处理形成符合SRAM控制电路工作时序的控制信号控制SRAM芯片。

3.根据权利要求1所述的基于LXI总线的数字测试模块，其特征在于：FPGA内的触发系统有四种触发连接，即外部触发、立即触发、网络触发和LXI硬件触发线触发；

外部触发由BNC插座输入，直接输入FPGA中；立即触发由客户端直接进行触发连接，网络触发是基于IEEE1588协议，通过网络进行触发连接，LXI硬件触发线触发为触发模块触发连接。

4.根据权利要求1或3所述的基于LXI总线的数字测试模块，其特征在于：所述的触发模块采用M-LVDS，M-LVDS连接器选择Molex 83619-9011；M-LVDS收发器选择TI公司的SN65MLVD200A。