[实用新型]一种译码电路

说明书

技术领域

本实用新型涉及集成电路领域，具体地，涉及一种译码电路。

背景技术

在采用现有的译码电路对NOR(或非)闪存存储单元进行读取操作时，经常会因为选中位线旁边的位线对选中位线的干扰而导致存储信息读取错误。因此，有必要设计一种新的译码技术来减小读取操作时选中位线旁边的位线对选中位线的干扰，并进一步减小读错的风险。

实用新型内容

本实用新型的目的是提供一种译码电路，该译码电路能够减小读取操作时选中位线旁边的位线对选中位线的干扰，并进一步减小读错的风险。

为了实现上述目的，本实用新型提供一种译码电路，该译码电路包括N行选通管，第1行选通管中的所有选通管的输入端均连接在一起以接收输入信号，第i行选通管中的每个选通管的输出端分别与第i+1行选通管中的多个选通管的输入端连接，第N行选通管中的每个选通管的输出端用于输出输出信号，第N-1行选通管中的每个选通管的输出端还与各自的逻辑低电平提供管的输出端连接，所有所述逻辑低电平提供管的输入端均接地，第N-1行选通管中的第j个选通管所连接的第N行选通管中的选通管与第N-1行选通管中的第j+1个选通管所连接的第N行选通管中的选通管彼此交叉布置，以及所述N行选通管中的每个选通管的控制端和所有所述逻辑低电平提供管的控制端用于接收控制其导通和截止的控制信号，其中i＝1，…，N，j为奇数且小于M，M为第N-1行选通管中的选通管数目。

优选地，第N-1行选通管中的每个选通管的控制端与其各自的逻辑低电平提供管的控制端之间连接有反相器。

优选地，每行选通管中的选通管数目为2的正整数倍。

优选地，第i行选通管中的每个选通管的输出端所连接的第i+1行中的多个选通管的数目是2的正整数倍。

优选地，所述N行选通管中的每个选通管和所有所述逻辑低电平提供管都为N型MOS管。

当采用上述译码电路对NOR闪存存储单元或其他类型的存储单元进行读取或验证操作时，第1至N-1行选通管中每行只有一个选通管被选通，且与第N-1行选通管中被选通的选通管的输出端连接的逻辑低电平提供管截止而其他逻辑低电平提供管导通，使得第N行选通管中被选通的选通管旁边的全局位线(GlobalBitline，GBL)和局部位线(LocalBitline，LBL)的电位均为0，这样就避免了旁边的GBL和LBL对第N行选通管中被选通的选通管的位线的影响，进而减小了读错的风险。

本实用新型的其它特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本实用新型，但并不构成对本实用新型的限制。在附图中：

图1是根据本实用新型一种实施方式的译码电路的示例性电路图；以及

图2是根据本实用新型一种实施方式的译码电路的另一示例性电路图。

具体实施方式

以下结合附图对本实用新型的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本实用新型，并不用于限制本实用新型。

在根据本实用新型一种实施方式的译码电路中，该译码电路包括N行选通管，第1行选通管中的所有选通管的输入端均连接在一起以接收输入信号，第i行选通管中的每个选通管的输出端分别与第i+1行选通管中的多个选通管的输入端连接，第N行选通管中的每个选通管的输出端用于输出输出信号，第N-1行选通管中的每个选通管的输出端还与各自的逻辑低电平提供管的输出端连接，所有所述逻辑低电平提供管的输入端均接地，第N-1行选通管中的第j个选通管所连接的第N行选通管中的选通管与第N-1行选通管中的第j+1个选通管所连接的第N行选通管中的选通管彼此交叉布置，以及所述N行选通管中的每个选通管的控制端和所有所述逻辑低电平提供管的控制端用于接收控制其导通和截止的控制信号，其中i＝1，…，N，j为奇数且小于M，M为第N-1行选通管中的选通管数目。