[实用新型]一种抗干扰的时钟和数据恢复集成电路设计

权利要求书

1.一种抗干扰的时钟和数据恢复集成电路设计，包括CDR电路模块，所述CDR电路模块用于恢复时钟和数据；

其特征在于，还包括一级缓存模块、二级缓存模块、组合逻辑电路模块、第三上升沿触发D触发器；所述一级缓存模块用于利用时钟的上升沿和下降沿对数据进行一级缓存，包括第一上升沿触发D触发器、第一下降沿触发D触发器；所述二级缓存模块用于利用时钟的上升沿和下降沿对一级缓存的数据进行二级缓存，包括第二上升沿触发D触发器、第二下降沿触发D触发器；所述组合逻辑电路模块用于对一级缓存的数据和二级缓存的数据进行逻辑操作，并消除逻辑操作的数据引入的正脉冲毛刺或者负脉冲毛刺，包括第一或门、第二或门、第二级逻辑门；所述第三上升沿触发D触发器用于由时钟的上升沿采样输出恢复数据；

其中，所述第一上升沿触发D触发器的一个输入端接入时钟，另一个输入端接入数据，输出端分别与所述第二上升沿触发D触发器的一个输入端和所述第一或门的一个输入端连接；所述第二上升沿触发D触发器的另一个输入端接入时钟，输出端与所述第一或门的另一个输入端连接；所述第一或门的输出端与所述第二级逻辑门的一个输入端连接；所述第一下降沿触发D触发器的一个输入端接入时钟，另一个输入端接入数据，输出端分别与所述第二下降沿触发D触发器的一个输入端和所述第二或门的一个输入端连接；所述第二下降沿触发D触发器的另一个输入端接入时钟，输出端与所述第二或门的另一个输入端连接；所述第二或门的输出端与所述第二级逻辑门的另一个输入端连接；所述第二级逻辑门的输出端与所述第三上升沿触发D触发器的一个输入端连接；所述第三上升沿触发D触发器的另一个输入端接入时钟，输出端输出恢复数据。

2.根据权利要求1所述的一种抗干扰的时钟和数据恢复集成电路设计，其特征在于，所述第二级逻辑门为或门或者与门，所述或门用于消除逻辑操作的数据引入的负脉冲毛刺，所述与门用于消除逻辑操作的数据引入的正脉冲毛刺。

3.根据权利要求1所述的一种抗干扰的时钟和数据恢复集成电路设计，其特征在于，还包括时钟判决模块，所述时钟判决模块用于对时钟进行二分频，包括D触发器；

其中，所述D触发器的输入端接入时钟，输出端输出恢复时钟。