[实用新型]嵌入式微处理器高速缓存4位数据翻转错误的纠正装置

说明书

技术领域

本实用新型涉及一种微处理器高速缓存数据错误的纠正装置，尤其涉及一种嵌入式微处理器高速缓存多位数据翻转错误的纠正装置。

背景技术

单粒子翻转(SEU)是在空间应用环境下，由于单粒子入射导致集成电路中存储单元发生数据翻转错误的事件，是空间环境下电子系统发生故障和工作异常的重要诱因之一。以往SEU主要表现为单个存储单元的单位数据翻转故障，但是在集成电路采用纳米工艺后，随着半导体器件特征尺寸的减小、工作频率的上升和节点工作电压的降低，在高速缓存(Cache)等规整的存储部件中，SEU引发多位翻转(MBU)的概率大大提高，会导致最多8位随机数据翻转错误，对空间应用的电子系统产生更大的危害。

作为现代微处理器中的一个重要组成部分，Cache完成程序代码与数据的缓冲，向处理器内核(如流水线)提供指令代码与数据。如果Cache中的存储单元发生数据错误，就会直接导致微处理器执行错误的指令，或对错误的数据进行运算，进而产生错误的执行结果。因此，对于空间应用的高可靠微处理器而言，进行Cache系统的数据错误自动纠正具有重要的意义。

现行的通用微处理器(如alpha21264、Itanium、Powerpc-a10等)主要采用奇偶校验和ECC(ErrorCorrectingCodes，错误纠正码)校验码实现Cache的错误保护，它的局限性是只能纠正单比特错误和检测双比特错误。Chishti等人基于缓存行粒度提出的MS-ECC方案，面积和性能开销很大。Kim等人提出的的二维校验码可以纠正多位错误，但它对于分散的随机错误效率较低。Intel在2011年提出VS-ECC方案，针对不同的Cache块使用纠错能力不同的算法，降低了算法带来的面积和性能开销，但在容错能力方面仍有待提升。基于分组奇偶校验的数据重载策略目前被用于多种空间微处理器，用于对Cache的数据错误进行容错，但是该方法只能解决组内1位错误问题，无法应对单粒子诱发的多位随机错误。总之，现有的技术方案对于MBU引发的2-4位随机错误缺乏行之有效的容错方案。

采用Cache数据错误检测，在出错时强制Cache不命中，通过重装Cache纠正数据错误，也是一种行之有效的Cache数据翻转故障的容错方法。但是这种方法会降低Cache的命中率，在使用目前广泛应用的DRAM类存储器的系统中，Cache失效开销一般都比较大，同时，在纳米工艺下，SEU导致数据错误的概率大大提高，因此，这种基于Cache重装容错方法会降低处理器的执行效率。

发明内容

本实用新型的目的在于设计一种嵌入式微处理器抗单粒子翻转效应的高速缓存中最多4位数据翻转故障的纠正装置，能够对SEU导致的最多4位随机数据翻转错误进行自动的纠正。

一种嵌入式微处理器高速缓存4位数据翻转错误纠正装置，其特征在于：包括标记编码器、标记存储器、标记译码器、数据编码器、数据存储器、数据译码器、命中比较器和数据选择器；所述标记编码器在进行Cache写操作时，对写入的Cache地址标记及行有效标志进行二进制BCH编码，生成校验码，与地址标记一起存入标记存储器；所述标记存储器用于根据Cache管理策略，分1路、2路或4路存储标记字和它的BCH校验码，所述标记字包括地址标记和行有效标志两部分；所述标记译码器在进行Cache访问时，对标记存储器输出的标记字及校验码进行BCH校验，对标记字中的1至4位随机错误进行纠正，并将校验正确或纠正错误后的标记字送命中比较器进行Cache命中判断；所述数据编码器在进行Cache写操作时，对输入数据进行二进制BCH编码，生成校验码，与输入数据一起存入数据存储器；所述数据存储器用于根据Cache管理策略，分1路、2路或4路存储Cache数据字和它的BCH校验码；所述数据译码器在进行Cache读操作时，对数据存储器输出的数据及字校验码进行BCH校验，对数据字中的1至4位随机错误进行纠正，并将校验正确或纠正错误后的数据字送数据选择器输出给处理器内核；所述命中比较器将输入的存储器地址中的标记部分与各个标记译码器输出的标记字进行比较，判断Cache是否命中，输出命中标志，控制数据选择器选择数据输出；所述数据选择器根据命中比较器送来的命中选择信号，从多个数据译码器的输出中选择真正的命中数据输出给处理器内核。

本实用新型实现的嵌入式微处理器高速缓存4位数据翻转错误的纠正装置，在嵌入式微处理器中能够纠正Cache的标记存储器和数据存储器由于SEU引发的1至4位随机错误，可以提高微处理器在空间等恶劣环境下应用的可靠性。

附图说明