[实用新型]新型智能CPU电路

权利要求书

1.一种新型智能CPU电路，其包括CPU芯片电路，CPU供电电路，其特征 在于：所述的CPU芯片电路与CPU供电电路之间设置有CPU供电电压反馈及补 偿配置电路，所述CPU芯片电路与CPU供电电路相互连接，所述CPU芯片电路 与CPU供电电压反馈及补偿配置电路相互连接。

2.根据权利要求1所述的新型智能CPU电路，其特征在于，所述的CPU供 电电压反馈及补偿配置电路包括晶体Q1，MOS管Q2，MOS管Q3，MOS管Q4；连 接于晶体Q1基极端上的相互并联连接的电阻R1，电容C1，该电容C1另一端接 地，该电阻R1另一端连接有CPU输出控制信号端，所述的晶体Q1发射极端接 地；连接于晶体Q1集电极端上的电阻R2；连接于晶体Q1集电极端上的MOS管 Q2，该MOS管Q2引脚2端接地，连接于MOS管Q2引脚2端上的电阻R3，电阻 R3另一端与VCC3电压端连接，连接MOS管Q2引脚3端与电阻R3之间的电阻 R4；与电阻R4另一端相互连接的MOS管Q4，连接于MOS管Q4引脚2端上的CPU 电源负反馈回路，连接于MOS管Q4引脚3端上的电阻R7；连接于电阻R7另一 端上的MOS管Q3，MOS管Q3引脚1端与电阻R2另一端连接，连接于MOS管Q3 引脚1端与电阻R2之间的电阻R5，电容C2，该电容C2另一端接地，该电阻R5 另一端连接有VCC3端，连接于MOS管Q3引脚3端的电阻R6，该电阻R6另一端 与VCCCORE端连接；连接于MOS管Q3引脚3端与电阻R6之间的电阻R10，连接 于电阻R6上的CPU电源负正馈回路；连接于电阻R6另一端上的CPUVCORE供电 芯片的补偿及反馈网络；所述的电阻R6上还连接有电阻R8，电阻R9，电容C3， 电容C4，电阻R8与电容C3并联连接，电阻R9与电容C4并联连接；当CPU输 出控制信号端为低电平时，通过电阻R1，电容C1延时，将晶体Q1截止，MOS 管Q2，MOS管Q3导通，MOS管Q4截止，此时电阻R7相当于无穷的电阻，VCCCORE 端通过电阻R6，电阻R7不会产生分压，进而不会对CPU的电源反馈网络产生影 响，CPU电源的VCCCORE端电压不发生变化；CPU的工作频率不发生变化；则不 会发生超频；CPU输出控制信号端为高电平时，通过电阻R1，电容C1延时， 将晶体Q1导通，MOS管Q2，MOS管Q3截止，MOS管Q4导通，此时R7是正常设 定的阻值，VCCCORE端通过电阻R6，电阻R7产生分压，对CPU的电源反馈网 络产生影响，CPU电源的VCCCORE端电压提升。

3.根据权利要求1所述的新型智能CPU电路，其特征在于，所述CPU芯片 电路芯片U1，电阻R11，电容C8，电容C13；电阻R11一端与芯片U1相互连接； 电容C13一端与芯片U1相互连接，电容C8另一端一端与芯片U1相互连接；所 述的电容C8另一端和C13另一端共同接地，同时，该电容C8另一端接VCCCORE 端；所述的电阻R11另一端接VCC3端。

4.根据权利要求1所述的新型智能CPU电路，其特征在于，所述CPU供电 电路包括芯片U2，电阻R12，电阻R13，电阻R14，电阻R15，电容C12，电容 C11，电容C9，电容C10，电感L1；所述的电阻R14一端与芯片U2连接，电阻 R14另一端接5VCC3端；所述电阻R13一端与芯片U2连接，电阻R13另一端接 地；所述电阻R12一端与芯片U2连接，电阻R12另一端接VIN端；所述电容C12 一端接电阻R12上，电阻R12另一端接在电阻R13上；电感L1一端与芯片U2 连接，所述的电容C9，电容C10,电容C11,电阻R15并联连接之后，与电感L1 另一端连接；同时，所述的电容C9，电容C10,电容C11,电阻R15并联连接之 后，共同与VCCCORE端连接。