[实用新型]基于FPGA的HDLC收发控制器

说明书

技术领域

本实用新型涉及通信技术领域和轨道交通领域，尤其涉及一种基于FPGA 的HDLC收发控制器。

背景技术

高级数据链路控制(High-LevelDataControl，以下简称：HDLC)是一种同 步数据传输、面向比特的数据链路层协议，具有差错检测功能强大、高效和 同步传输的特点，目前HDLC协议已成为是通信领域中应用最广泛的协议之 一。HDLC收发控制器完成了HDLC帧的编码和解码功能，负责HDLC协议 帧数据的发送和接收。

现有的HDLC收发控制器主要是通过使用HDLC专用芯片和软件编程的 方式来实现。HDLC专用芯片有很多资源使用不上，造成了资源浪费，而且 在电路设计时不得不考虑其复杂的布局布线，此外，HDLC专用芯片升级速 度太快，通用性差。软件编程实现方式是通过处理器的应用程序实现HDLC 收发控制，但是使用该方法会占用处理器的资源从而降低处理器的执行速度， 其次不易预测信号的时延和同步性，针对不同时序的处理器，需要重新修改 程序和调试。

实用新型内容

本实用新型提供一种基于FPGA的HDLC收发控制器，可兼容不同时序 的处理器进行HDLC帧收发控制，兼备软件编程和HDLC专用芯片的优点， 不占用处理器的资源，通用性好。

本实用新型提供的基于FPGA的HDLC收发控制器，所述HDLC收发控 制器在FPGA上实现HDLC的收发控制功能，所述HDLC收发控制器包括：

处理器接口模块、HDLC发送模块和HDLC接收模块；

所述处理器接口模块用于：为处理器提供接口，与所述处理器进行数据 交换，控制所述HDLC发送模块和HDLC接收模块，若所述处理器的处理周 期小于所述HDLC收发控制器的处理周期，在所述处理器执行完一次读/写操 作后所述处理器接口模块即回归空闲状态，若所述处理器的处理周期大于或 等于所述HDLC收发控制器的处理周期，在所述处理器执行一次读/写操作时 所述处理器接口模块进入写等待状态，直至所述读/写操作结束才回归空闲状 态；

所述HDLC发送模块用于：接收所述处理器写入的数据并编码成HDLC 帧，向与所述处理器通信的装置发送编码后的HDLC帧；

所述HDLC接收模块用于：接收与所述处理器通信的装置发送的HDLC 帧并进行解码，存储解码后的数据，并向所述处理器发送中断信号以使所述 处理器读取所述解码后的数据。

进一步地，所述HDLC发送模块包括：

HDLC发送状态寄存器，用于标识所述HDLC发送模块的状态；

第一数据缓存器，用于接收并存储所述处理器写入的数据；

校验码生成单元，用于将所述第一数据缓存器中存储的数据生成循环冗 余检查CRC-16校验码；

时钟同步单元，用于对所述校验码进行时钟同步；

数据插0单元，用于对时钟同步后的校验码进行并/串转换和插0处理；

标志位插入单元，用于对进行并/串转换和插0操作后的数据插上帧头帧 尾，得到编码后的HDLC帧；

发送单元，用于向与所述处理器通信的装置发送编码后的HDLC帧。

进一步地，所述HDLC接收模块包括：

接收单元，用于接收与所述处理器通信的装置发送的HDLC帧；

帧识别单元，用于对接收到的HDLC帧进行帧识别并去掉帧头帧尾；

去除零码单元，用于对帧识别后的HDLC帧数据进行去除零码处理和串 /并转换；

时钟同步单元，用于对去除零码处理和串/并转换后的数据进行时钟同 步；

校验单元，用于对时钟同步后的数据进行CRC校验；

第二数据缓存器，用于存储进行CRC校验后的数据，并在满足预设条件 时向所述处理器发送中断信号以使所述处理器读取所述解码后的数据；

HDLC接收状态寄存器，用于标识所述HDLC接收模块的状态。

进一步地，所述处理器接口模块包括：地址线、数据线、片选信号、写 信号、读信号和中断信号。