[实用新型]一种DLL输出电路

说明书

技术领域

本实用新型涉及一种DLL输出电路。

背景技术

现存的DRAM产品为了满足JEDEC标准的省电要求，往往会仅在响应读指 令的时候开启芯片内部的所有时钟及其对应的模块。这样的操作可以带来很大 的省电效果，因而DRAM业内一直延续这样的操控，然而随着DRAM的速度越 来越快，突发的读指令往往会引发对芯片内外供电系统巨大的瞬态消耗，使得 DRAM内部供电系统不稳定，导致DRAM产生的数据信息的有效宽度过于短小， 甚至内部逻辑时序预度不够引发的逻辑错误。正常情况下，DLL输出电路会经 过几百个周期的运行，一般对于DDR1，DLL延迟链锁定的时间为200T，对于 DDR2为256T，DDR3为512T，DDR4为768T。调整确定DLL电路内部的延时 DLL单元个数为X，然后DRAM才进入工作模式，而在整个DRAM工作过程中， 为了保证DLL输出电路输出的稳定性，DLL输出电路的DLL延时链控制器更新 特别慢。那么这样就存在一个问题：例如当DRAM需要退出省电模式时，这时 整个DLL延迟链电路及其输出电路的电流就会突然变的特别大，只有原来锁定 的延时DLL单元瞬时由X变为X-N后才能补偿此时瞬态的电压扰动，但是由于 原有DLL延时链控制器运行速度根本无法及时发出调整指令，使DRAM内部供 电系统由于突然功耗剧增带来的不稳定，导致DRAM产生的数据信息的有效宽 度过于短小，甚至内部逻辑时序预度不够引发的逻辑错误。CMD为command 的缩写。

而传统处理此类问题的方法基本是在加大内电压上的电容电阻去滤掉这样 的高频扰动，但是这类方法受限于面积功耗等因素。

发明内容

为了解决现有DLL输出电路在面临电流突变的突发状况下，无法补偿瞬态 的电压扰动，出现DRAM内部供电系统不稳定的技术问题，本提供一种DLL输 出电路。本实用新型能在DRAM省电模式退出时自动补偿，达到瞬态补偿噪声 的效果。

本实用新型的技术解决方案：

一种DLL输出电路，包括接收器、DLL延迟链、输出驱动器、DLL鉴相器、 DLL逻辑控制器、延迟控制链、反馈电路，所述接收器、DLL延迟链、输出驱动 器依次连接，所述DLL鉴相器的一个输入端连接在接收器和DLL延迟链之间， 所述DLL鉴相器的另一个输入端通过反馈电路连接在DLL延迟链和输出驱动器 之间，所述DLL鉴相器的输出端与DLL逻辑控制器的一端连接，所述DLL逻辑 控制器的另一端与延迟控制链的一端，所述延迟控制链的另一端与DLL延迟链 连接，其特殊之处在于：还包括计数器和运算器，所述计数器的输入端接收触 发使能信号和配置参数，所述计数器的输出端连接运算器，所述运算器链接延 迟链控制器，所述计数器以配置参数为基数，在触发使能信号的作用下进行计 数。

配置参数包括Y和N，其中Y为改变DLL延迟链单元个数的持续周期数，N 为改变的DLL延迟链的DLL单元个数，所述触发使能信号为外部产生的省电退 出信号。

保证DRAM正常退出省电模式的方法，其特殊之处在于：包括以下步骤：

1】配置参数Y和N，其中Y为改变DLL延迟链单元个数的持续周期数，N 为改变的DLL延迟链的DLL单元个数；设定DRAM在省电模式下，DLL延迟链 锁定的延时DLL单元个数为X；设定退出省电模式后，DLL延迟链锁定的延时 DLL单元个数为X-N；计数器的原始计数值为：Y*N；

2】当DRAM处于省电模式时计数器的当前计数值为Y*N，经过运算得到当 前减档数N；

3】当DRAM退出省电模式后，触发运算器发送减档数N给DLL延迟链控 制器；根据当前减档数，DLL延迟链控制器控制DLL延迟链中DLL单元个数变 化为X-(N)，同时计数器从当前计数值开始倒计数；

4】计数器的倒计数至Y*(N-1)，运算器产生对应的减档数(N-1)，并 发送给DLL延迟链控制器；根据当前减档数，DLL延迟链控制器控制DLL延迟 链中DLL单元个数变化为X-(N-1)；

5】计数器的倒计数至Y*(N-1-1)，运算器产生对应的减档数(N-1-1)， 并发送给DLL延迟链控制器；根据减档数，DLL延迟链控制器控制延时DLL单 元个数变化为X-(N-1-1)；

以此类推，直到计数器倒计数至零，那么此时，DLL延迟链锁定DLL单元 个数X-N变回最初的X。