[实用新型]基于FPGA的四口RAM

说明书

技术领域

本专利涉及一种四口RAM，具体是涉及一种基于FPGA的四口RAM，应 用于多处理器并行系统之间的通信，保证大量的数据传输和交换的实时性要 求。

背景技术

随着数字处理技术的深入研究和广泛应用，不断涌现的处理算法和各种现 实需求对硬件系统性能的要求越来越高。由于单处理器的运算能力往往比较有 限，为了满足现代数字处理系统的实时、高速及复杂的功能要求，克服传统单 处理器系统处理能力的瓶颈，并行、通用且处理能力强大的多处理器系统逐渐 受到人们的青睐。在并行处理系统中，数据通信问题成为制约其性能提高的主 要因素，如何提高各处理器之间的数据传输速度及加大数据交换量是控制系统 设计中的一个关键问题。

目前，在多处理器系统中，多采用寄存器(即锁存器件)、FIFO器件互连 或者多口RAM器件等连接方式进行数据通信。例如中国期刊《测控技术》朱 欣华的“多机系统中双口RAM的构成方法及应用”、《微计算机信息》王雪的 “基于双口RAM的双CPU并行通信的研究与实现”、《微计算机信息》张有为 等的“基于双口RAM的双CPU控制系统设计”论述了当处理器数量为两个时， 双口RAM很方便地实现了处理器之间的通信，但存在双口RAM大都容量偏 小、价格昂贵的问题。若处理器数量超过两个时，中国期刊《中国测试技术》 黄锐等的“基于FPGA的多DSP系统端口电路设计”、《计算机工程》潘昉晟 等的“基于FPGA和多DSP的并行信号处理系统的实现”论述了通过FIFO互 连方式实现，这种方法的缺点也很明显，就是处理器较多时，FIFO互连结构 复杂,系统实现困难。中国期刊《光电工程》周生兵等的“基于4×DSP的并 行图像处理系统”论述了通过一个同步四口SRAM和PCI总线构成的互连结 构，《高技术通讯》章锦文等的“基于DSP的神经网络信号处理机的研究”论 述了通过多个双口RAM作为局部存储器，四口RAM器件作为共享存储器进 行互连的结构，但是这些方案同样存在器件过多、电路复杂、价格昂贵的问题， 致使PCB布线困难，系统设计成本巨大。

发明内容

本专利的目的在于提供一种基于FPGA的四口RAM，解决现有技术问题 中存在的器件过多、电路复杂、价格昂贵的技术问题。

建立在FPGA芯片上的四口RAM包括一个双口RAM模块、四个缓存模 块和两个控制模块，其中所述的四个缓存模块，每个缓存模块由3个FIFO构 成，分别为用于缓存外部处理器读或写信号的命令FIFO、缓存地址的地址FIFO 和缓存数据的数据FIFO，所述的四口RAM中双口RAM模块的两个端口和四 个缓存模块输出端口的控制通过两个控制模块实现，所述的控制模块由有限状 态机实现，一个控制模块控制两个缓存模块的输出端口和其分时复用双口 RAM的一个端口。

控制模块中的有限状态机实现步骤如下：

1)FPGA上电启动后，有限状态机启动。若两个缓存模块的命令FIFO同 时非空时，为了分时复用目的，将两个缓存模块分级，处于高优先级的需要优 先处理，低优先级则需要处理完高优先级的操作后再处理；

此状态下首先检测需要优先处理的缓存模块的命令FIFO是否非空，若非 空则进入该缓存模块的读写操作，否则检测另外一个缓存模块的命令FIFO是 否非空，若非空则进入该缓存模块的读写操作，否则，若同时空将继续处于空 状态；

2)给出缓存模块的命令FIFO读使能，读出缓存的读或写信号，并判断是 读信号还是写信号；

3)若步骤2)判断为写信号时，则给出缓存模块的地址FIFO和数据FIFO 的读使能，读出地址和数据，并写入双口RAM；

若步骤2)判断为读信号时，则给出缓存模块的地址FIFO的读使能，读 出地址，并从双口RAM读出数据；

4)若步骤2)和步骤3)操作的是高优先级的缓存模块，则需要检测低 优先级缓存模块的命令FIFO是否非空，若非空则重复步骤2)和步骤3)进 行读写操作，否则返回空状态；若步骤2)和步骤3)操作的是低优先级的缓 存模块，则直接返回空状态。

本专利具有的优点和显著特点是：