[实用新型]基于CPLD芯片的PWM波互锁保护电路

权利要求书

1.一种基于CPLD芯片的PWM波互锁保护电路，包括四个可 编程延时模块，分别为可编程延时模块D1、可编程延时模块D2、 可编程延时模块D3及可编程延时模块D4，四个可编程延时模块的 输入端均与时钟信号单元相连；其特征在于：还包括用于输出PWM 驱动信号的两个与或门集成模块，分别为与或门集成模块M1和与或 门集成模块M2；所述可编程延时模块D1和所述可编程延时模块D4 的输出端与所述与或门集成模块M1的输入端相连，所述可编程延时 模块D2和所述可编程延时模块D3的输出端与所述与或门集成模块 M2的输入端相连，所述与或门集成模块M1和所述与或门集成模块 M2的输入端均与外部控制电平选择电路相连；所述可编程延时模块 D2的输入端与非门模块NOT1相连，所述可编程延时模块D4的输 入端与非门模块NOT2相连；PWM脉冲信号的INA分别输至所述可 编程延时模块D1和非门模块NOT1，PWM信号的INB分别输至所 述可编程延时模块D3和非门模块NOT2。

2.根据权利要求1所述的基于CPLD芯片的PWM波互锁保护 电路，其特征在于：所述外部控制电平选择电路的输入电平信号来 控制与或门集成模块进行与或运算；当外部控制电平信号选择电路 输出高电平信号时，与或门集成模块做与运算，与或门集成模块输 出高电平有效；当外部控制电平信号选择电路输出低电平信号时， 与或门集成模块做或运算，与或门集成模块输出低电平有效。

3.根据权利要求1所述的基于CPLD芯片的PWM波互锁保护 电路，其特征在于：所述外部控制电平选择电路通过跳线来设定高 低电平，外部驱动板高电平有效时，跳线连接2、3口，外部控制电 平信号选择电路输出高电平信号，外部驱动板低电平有效时，跳线 连接1、2口，外部控制电平信号选择电路输出低电平信号。

4.根据权利要求1所述的基于CPLD芯片的PWM波互锁保护 电路，其特征在于：所述可编程延时模块采用上升沿延时或下降沿 延时；无延时时，输出状态1，电平保持；有延时时，时钟信号单元 的一个时钟信号周期计数器计数一次，计数器counter小于设定次数 N时，计数器加1过程中输出状态1，计数器counter不小于设定次 数N时，输出状态2，电平翻转。