[实用新型]一种可配置的两级流水线六操作数快速加法器

说明书

技术领域

本实用新型涉及一种加法器，尤其是一种应用于数值计算过程中计算多操作数的加法器。

背景技术

随着当代电子技术的不断进步与发展，在数值计算领域要求硬件开销更少，速度更快的加法器。尤其在计算量较大的应用系统中，需要进行多数值的加法计算操作。因此，对于多操作数的计算电路直接影响着整个系统的性能和硬件开销。

在现有技术中，对于多操作数的计算电路一般都直接依据传统两操作数加法器进行，因此往往需要多个两操作数加法器进行级联，从而造成硬件和时间开销巨大，影响系统系能。如何在硬件资源有限的环境下快速的获得多操作数的加法运算结果，成为一个急待解决的问题。

实用新型内容

本实用新型的目的是提供一种低硬件开销的快速计算六操作数，且能根据用户需要配置成两级流水线结构的六操作数加法器电路。为解决上述技术问题，本实用新型提供一种可配置的两级流水线六操作数加法器包括：2N个寄存器，2N个分离器和5N个一位全加器，其中N为操作数的位数；其中4N个一位全加器组成进位保留加法器树，将所述六操作数分成两组，每组三个操作数，并行地对所述两组操作数在所述进位保留加法器树中进行加法运算；N个一位全加器组成一个涟波进位加法器，采用涟波进位的方式对所述进位保留加法器树的运算结果进行加法运算；所述加法器还包括时钟信号clk和控制信号ctrl，在所述进位保留加法器树末端增加2N-1个寄存器和2N-1个分离器并在所述涟波进位加法器中间增加所述1个寄存器和所述1个分离器，当控制信号ctrl为高时将所述加法器配置成两级流水线结构。

与现有技术相比，本实用新型提供一种可配置的两级流水线六操作数快速加法器，执行速度快，节省电路硬件成本，提高了资源利用率，而且结构简单。

附图说明

图1是本实用新型中所使用的一位全加器结构图。

图2是本实用新型的加法器框图。

图3是本实用新型第一实施例的电路示意图。

具体实施方式：

下面通过具体实施方式结合附图对本实用新型作进一步详细说明。

图1为本实用新型的第一实施例中所使用的一位全加器的结构。In0，in1和in2分别为一位输入信号，carry和save分别为一位输出信号，运算规则为save＝in0(xor)in1(xor)in2，carry＝[in0(and)in1]or[in1(and)in2]or[in0(and)in2]，其中，(xor)代表一位异或运算，(and)代表一位与运算，(or)代表一位或运算。

图2为本实用新型的加法器框图。A、B、C、D、E、F为六个加法运算输入操作数，数据宽度不限，字母后续数字为该输入操作数的对应位，比如A0代表A操作数的最低位，A1代表A操作数的次低位，依此类推。ctrl为两级流水线结构控制输入信号，该位为1代表采用两级流水线结构，0代表无流水线结构。clk：为寄存器时钟信号。S为六操作数加法运算结果，字母后续数字为该输入操作数的对应位，比如S0代表运算结果的最低位，S1代表运算结果的次低位，依此类推。

图3为本实用新型一实施例的电路示意图，本实施例以六个四位输入操作数为例对本实用新型加法器的工作原理做详细说明，根据本实用新型的工作原理，不仅局限于四位输入操作数，可应用于任意数据宽度的输入操作数。

一位全加器1的三个输入端分别与输入信号A0，B0和C0连接；

一位全加器2的三个输入端分别与输入信号A1，B1和C1连接；

一位全加器3的三个输入端分别与输入信号A2，B2和C2连接；

一位全加器4的三个输入端分别与输入信号A3，B3和C3连接；

一位全加器5的三个输入端分别与输入信号A4，B4和C4连接；

一位全加器6的三个输入端分别与输入信号A5，B5和C5连接；

一位全加器7的三个输入端分别与输入信号A6，B6和C6连接；

一位全加器8的三个输入端分别与输入信号A7，B7和C7连接；

一位全加器9的in0输入端与一位全加器5的save输出端连接，in1输入端与一位全加器1的save输出端连接，in2连接信号常量1’b0；

一位全加器10的in0输入端与一位全加器6的save输出端连接，in1输入端与一位全加器2的save输出端连接，in2与一位全加器1的carry输出端连接；