[发明专利]用于选择性沉积的方法与设备

说明书

提供针对鳍式场效晶体管(FinFET)的利用选择性沉积工艺形成具有多个期望材料的鳍片结构的方法，该期望材料形成在该鳍片结构的不同位置上。在一实施例中，在基板上形成具有期望材料的结构的方法包括在具有三维(3D)结构形成于上的基板上沉积第一材料，同时进行布植工艺来掺杂3D结构的第一区域。移除第一材料，并且在3D结构上沉积第二材料。第二材料可在3D结构的第二区域上选择性地生长。

背景

技术领域

本文所述实施例总体上涉及用于在半导体基板上形成三维结构(诸如，鳍式场效晶体管(FinFET))的方法。更具体地，实施例涉及用于通过利用选择性沉积工艺在三维结构的不同位置处用不同材料在半导体基板上形成该结构的方法。

背景技术

图1A(现有技术)图示鳍式场效晶体管(FinFET)150的示例性实施例，FinFET 150置于基板100上。基板100可以是硅基板、锗基板或由其他半导体材料形成的基板。在一个实施例中，基板100可包括p型或n型掺杂剂掺杂于内。基板100包括多个半导体鳍片102形成于上，鳍片102由浅沟槽隔离(STI)结构104隔开。浅沟槽隔离(STI)结构104可由绝缘材料形成，诸如氧化硅材料、氮化硅材料或氮化碳硅材料。

基板100可依需求包括NMOS装置区101中的部分和PMOS装置区103中的部分，半导体鳍片102的每一个相继且交替地形成于基板100中的NMOS装置区101和PMOS装置区103。半导体鳍片102形成为在浅沟槽隔离(STI)结构104的顶表面上方突出。随后，通常包括栅电极层置于栅极介电层上的栅极结构106沉积在NMOS装置区101与PMOS装置区103两者上且在半导体鳍片102上面。

栅极结构106经图案化而暴露半导体鳍片102的未被栅极结构106覆盖的部分148、168。接着利用布植工艺，可使半导体鳍片102的暴露部分148、168掺杂有掺杂剂，以形成浅掺杂源极与漏极(LDD)区。

图1B(现有技术)图示基板100的截面图，基板包括多个半导体鳍片102形成于基板100上并由浅沟槽隔离(STI)结构104隔离。形成于基板100上的多个半导体鳍片102可以是基板100的从基板100向上延伸的部分，并利用浅沟槽隔离(STI)结构104隔离各半导体鳍片102。在另一实施例中，半导体鳍片102为置于基板100上的单独形成的结构，利用此领域已知的适当技术由不同于基板100的材料制成这些半导体鳍片102。在将不同材料的半导体鳍片102形成至不同表面120(包括由顶表面110连接的第一侧壁120a和第二侧壁120b)的实施例中，可进行附加工艺步骤，以改变形成于半导体鳍片102的不同表面120上的半导体鳍片102的材料。

图2A至图2C(现有技术)图示用于进行沉积工艺的常规工艺。工艺采用自组装单层(SAM)做为表面调节层，以选择性地调节基板上暴露的不同表面材料的表面性质。例如，如图2A所示，基板202可包括由第一材料(例如氧化硅层)形成的特征204，该特征置于由第二材料(例如硅)形成的基板202上。特征204具有定义于内的开口208，从而暴露基板202的表面206。接着如图2B所示，通过溶液基前体，在基板202上形成自组装单层(SAM)210。通常，自组装单层(SAM)210形成于具有与自组装单层(SAM)210的分子的化学反应能力的表面上。在图2B所示实施例中，用于形成自组装单层(SAM)210的前体经选择以与特征204的表面212(例如氧化硅材料)、而不与基板202的表面206(例如硅材料)产生化学反应。由此，自组装单层(SAM)210可主要形成在基板202的特征204上，从而使基板202的表面206无自组装单层(SAM)210。随后，如图2C所示，进行原子层沉积(ALD)工艺，以选择性地在基板202的指定表面206上形成结构214，ALD是对表面条件高度敏感的工艺。

通过利用形成于特征204的自组装单层(SAM)210，可选择性地只在基板202的指定表面206上形成结构214。然而，在基板只含一种类型的材料的情况下，自组装单层(SAM)210可全面形成于这个基板的整个表面，由此导致选择性材料沉积难以达成。