[发明专利]基于低泄漏阴影锁存器的多阈值CMOS时序电路

权利要求书

1.一种多阈值CMOS时序电路，其包括：

第一锁存器电路，其由具有第一范围内的阈值电压且从可切换电压节点供电的晶体管形成，以在所述时序电路的有源模式操作期间提供存储至少一个数据位的主数据路径；及

第二锁存器电路，其包含：反相器，其由从连续电压节点选择性地供电且具有高于所述第一范围的第二范围内的阈值电压的晶体管形成，所述第二锁存器电路的所述反相器在所述时序电路的低电力保持模式操作内选择性地操作，以锁存从所述第一锁存器电路转移的所述至少一个数据位；传输门，其由具有所述第二范围内的阈值电压的晶体管形成，且在从有源到低电力保持模式的转变及从低电力保持到有源模式的转变期间在所述第一锁存器电路与所述第二锁存器电路之间提供数据转移路径，所述传输门在所述时序电路的有源模式与低电力保持模式操作两者期间可操作以使所述第一锁存器电路及所述第二锁存器电路与彼此断开；及第二切换电路，其选择性地操作以在所述时序电路的有源模式操作期间使所述第二锁存器电路的所述反相器从连续电压节点断开。

2.根据权利要求1所述的时序电路：

其中所述第一锁存器电路包含：第一传输门，其选择性地操作以在时钟信号处于第一状态时耦合第一锁存器输入节点与第一锁存器节点，且在所述时钟信号处于第二状态时使所述第一锁存器输入节点从所述第一锁存器节点解耦；第一反相器或第一逻辑门，其从所述可切换电压节点供电且包含与所述第一锁存器节点耦合的第一反相器或逻辑门输入；第二反相器或第二逻辑门，其从所述可切换电压节点供电且包含与所述第一反相器或逻辑门的输出耦合的第二反相器或逻辑门输入；第二传输门，其选择性地操作以在所述时钟信号处于所述第一状态时使所述第二反相器或所述第二逻辑门的输出从第二锁存器节点解耦，且在所述时钟信号处于所述第二状态时耦合所述第二反相器或逻辑门的所述输出与所述第二锁存器节点；及第三传输门，其选择性地操作以在保持信号处于第一状态时使所述第二锁存器节点从所述第一锁存器节点解耦，且在所述保持信号处于第二状态时使所述第二锁存器节点从所述第一锁存器节点解耦；

且其进一步包括：第一切换电路，其在所述时序电路的低电力保持模式操作内选择性地操作以当切换控制信号处于第一状态时，使所述可切换电压节点从连续电压节点解耦，且在所述时序电路的有源模式操作内选择性地操作以当所述切换控制信号处于第二状态时，使所述可切换电压节点耦合到所述连续电压节点；及控制电路，其以第一模式选择性地操作以在所述时序电路的低电力保持模式操作内，提供处于所述第一状态的所述保持信号及处于所述第一状态的所述切换控制信号，所述控制电路以第二模式选择性地操作以在所述时序电路的有源模式操作内提供处于所述第二状态的所述保持信号及处于所述第二状态的所述切换控制信号；

其中所述控制电路在所述有源模式及所述低电力保持模式期间提供处于第一状态的转移信号，且仅在所述低电力保持模式与所述有源模式之间的转变期间提供处于第二状态的转移信号；

其中所述第二锁存器电路包含：第四传输门，其选择性地操作以在转移信号处于第二状态时耦合所述第一锁存器节点与第四锁存器节点，且在所述转移信号处于第一状态时使所述第一锁存器节点从所述第四锁存器节点解耦；第三反相器，其包含与所述第四锁存器节点耦合的第三反相器输入；及第四反相器，其包含与所述第三反相器的输出耦合的第四反相器输入及与所述第四锁存器节点耦合的第四反相器输出；且

其中所述第二切换电路选择性地操作以在所述保持信号处于所述第一状态且所述转移信号处于所述第二状态时耦合所述第三反相器的电力端子与所述连续电压节点，且在所述保持信号处于所述第二状态或所述转移信号处于所述第一状态时使所述第三反相器的所述电力端子从所述连续电压节点解耦，所述第二切换电路选择性地操作以在所述保持信号处于所述第一状态时耦合所述第四反相器的第一电力端子与所述连续电压节点，且耦合所述的第四反相器的第二电力端子与接地端子，且在所述保持信号处于所述第二状态时使所述第四反相器从所述连续电压节点及接地节点解耦。