[发明专利]可重构设备

说明书

技术领域

本发明涉及一种可重构设备及包含该可重构设备的半导体装置。

背景技术

虽基于摩尔定律，伴随半导体微细化的CPU(Central Processing Unit，中央处理器)的运算速度不断提高，但该摩尔定律仍逐渐走向消亡。其原因在于微细化的极限。将10nm设为该极限，而当前的半导体制造技术已接近该极限，通过CPU性能提升而实现的数据处理的高速化也逐渐放缓。

CPU对保存在寄存器内的数据进行运算处理，将运算对象的数据从高速缓存预取至寄存器内，在高速缓存内的数据并非对象数据的情况下，视为“高速缓存未中”，并进行从主存储器读取数据的处理。

尤其，在数据中心等必须进行大量数据处理的情况下，相比于运算处理，向主存储器的存取的时间增加，其成为数据处理的瓶颈，从而招致延迟化。另外，数据传送的消耗电力也因高速化的需求而增加，也有必要冷却服务器，数据中心的电力削减成为课题。此外，这种CPU架构例如在专利文献1的图1中示出。

背景技术文献

专利文献

专利文献1：日本专利特表2013-513139号公报

发明内容

[发明要解决的问题]

尽管运算处理本身为简单的重复运算，但当有大量数据时，如上所述的数据处理延迟的倾向较强。因此，不需要处理器所进行程度的高度处理。因此，不将数据传送至CPU，而在存储器侧进行数据处理，且在需要更高度运算处理时使用CPU，由此谋求数据处理的高速化。

本实施方式的半导体装置配置在主存储器侧，负责简单的重复运算，由此减少从CPU的主存储器存取，谋求数据处理的高速化。解决所述课题的方式是如以下的项目组所示，实现半导体装置。

1.一种可重构设备，与主存储器连接；且

所述可重构设备具备利用地址线或数据线相互连接的多个逻辑部；

所述各逻辑部具有：

多条地址线；

多条数据线；

地址解码器，将从所述多条地址线一部分输入的地址解码；以及

存储单元阵列组件，具有由所述地址解码器的解码线所特定出的多个存储单元，且将从所述特定出的存储单元读取的数据输出至所述数据线；

所述存储单元阵列组件的地址线与所述主存储器的数据输出线连接。

2.根据项目1所述的可重构设备，其中所述存储单元组件为多查找表。

本半导体装置由于利用多查找表进行作为逻辑元件及/或连接元件的动作，因此明显不同于利用选择电路实现配线连接的FPGA(Field Programmable Gate Array，现场可编程门阵列)。

3.根据项目1或2所述的可重构设备，其中所述各逻辑部具备：

第1地址解码器，将从所述多条地址线的一部分输入的地址解码；

第2地址解码器，将从所述多条地址线的另一部分输入的地址解码；

第1存储单元组件，具有由所述第1地址解码器的解码线所特定出的多个存储单元；以及

第2存储单元组件，具有由所述第2地址解码器的解码线所特定出的多个存储单元。

4.根据项目3所述的半导体装置，其中所述第1存储单元组件及第2存储单元组件存储多个真值表数据，且与输出能特定出所述多个真值表数据的任一个的数据的第2多条地址线连接。

能够提供一种可重构半导体装置，活用大容量存储器而能够将剩余地址以页面切换控制的方式进行控制。

5.一种半导体装置，其具备：

主存储器及可重构设备；

所述可重构设备与所述主存储器连接，

所述可重构设备具备利用地址线或数据线相互连接的多个逻辑部，

所述各逻辑部具有：

多条地址线；

多条数据线；

地址解码器，将从所述多条地址线的一部分输入的地址解码；及

存储单元阵列组件，具有由所述地址解码器的解码线所特定出的多个存储单元，且将从所述特定出的存储单元读取的数据输出至所述数据线；

所述存储单元阵列组件的数据输出与所述主存储器的地址线连接。

6.根据项目6所述的半导体装置，其还具备第2可重构设备，

所述第2可重构设备具备利用地址线或数据线相互连接的多个逻辑部，

所述各逻辑部具有：

多条地址线；

多条数据线；

地址解码器，将从所述多条地址线的一部分输入的地址解码；及