[发明专利]半导体集成电路装置

说明书

提供一种半导体集成电路装置的、能够在不导致电路面积增加的情况下充分地确保对I/O单元的电源供给能力和ESD保护能力的结构。在I/O单元列(10A、10B)，用于供给电源电位或者接地电位的I/O单元(11A、11B)通过电源共用配线(31)相互连接。I/O单元(11A、11B)配置于在I/O单元(10)所排列的第一方向上具有重叠区的位置上，电源共用配线(31)沿着垂直于第一方向的第二方向延伸，并且与位于在第一方向上与其最近的位置上的第一垫片(21a、21b)连接。

技术领域

本公开涉及一种形成有核心区域和I/O区域的半导体集成电路装置。

背景技术

近年来，半导体集成电路向大规模化发展，其输入输出信号数增多。因此，如果在核心区域的周围排列配置单重输入输出单元(I/O单元)，则存在如下问题：半导体集成电路的面积由I/O单元限定，从而有时构成半导体集成电路的装置、即半导体集成电路装置的面积增大。

在专利文献1中，公开了在周围配置了多重I/O单元的半导体集成电路的结构。通过该结构，避免半导体集成电路的面积由I/O单元限定。

专利文献1：日本公开专利公报特开2000-21987号公报

发明内容

-发明要解决的技术问题-

在如专利文献1所公开的配置了多重I/O单元的结构下，在每个I/O单元列中设置有环状电源配线，且从外部连接垫片向该电源配线供电。因此，需要对每个I/O单元列都要保证充分的电源供给能力和ESD(Electrostatic discharge，静电释放)保护能力。这可通过在各个I/O单元列中增加电源供给用I/O单元来应对，然而在该情况下，会引起半导体集成电路的面积进一步增加这样的问题。

本公开的目的在于提供一种半导体集成电路装置中在不导致半导体集成电路的面积增加的情况下能够充分地确保对I/O单元的电源供给能力和ESD保护能力的结构。

-用以解决技术问题的技术方案-

本公开的一方面涉及一种半导体集成电路装置，其具备：两列以上的I/O单元列，两列以上的所述I/O单元列分别具备沿第一方向排列的多个I/O单元；多个外部连接垫片；以及电源共用配线，所述电源共用配线将分别包括在两列以上的所述I/O单元列中的第一I/O单元相互连接，所述第一I/O单元是用于供给电源电位的I/O单元或者用于供给接地电位的I/O单元，通过所述电源共用配线相互连接的所述第一I/O单元配置于在所述第一方向上具有重叠区的位置上，所述电源共用配线是沿着垂直于所述第一方向的第二方向延伸的配线，并且，所述电源共用配线连接在多个所述外部连接垫片中的位于在所述第一方向上与该电源共用配线最近的位置上的第一垫片上。

根据该方面，半导体集成电路装置具备两列以上的I/O单元列，在各个I/O单元列中，用于供给电源电位或者接地电位的第一I/O单元通过电源共用配线相互连接。通过电源共用配线相互连接的各个第一I/O单元配置于在I/O单元所排列的第一方向上彼此具有重叠区的位置上，电源共用配线沿着垂直于第一方向的第二方向延伸，并且，电源共用配线与第一垫片连接，该第一垫片位于在第一方向上与该电源共用配线最近的位置上。由此，I/O单元列能够分别从其它I/O单元列接收电源供给或利用其它I/O单元列的ESD保护功能。因此，对于各个I/O单元列而言，在不增加电路的情况下能够加强电源供给能力、ESD保护能力。此外，能够抑制用于电源共用配线的必要配线资源的增加，并且能够将电源共用配线的配线电阻抑制得较小。