[发明专利]用于处理数据错误的装置和方法

说明书

在首标中检测奇偶校验，其中首标在多个队列的特定队列中，首标用于包括多个字段，并且队列中的每个用于对应于相应事务类型。对多个字段中的一个或多个生成构造的首标数据来指示奇偶错误并且替换多个字段中的一个或多个的数据。基于奇偶错误进入错误抑制模式。

相关申请的交叉引用

该申请要求2014年11月25日提交的题为“HEADER PARITY ERROR HANDLING(首标奇偶错误处理)”的美国专利申请号14/553,692的权益和优先权，其通过引用全部合并于此。

技术领域

该公开关于计算系统，并且特别(但并不是排他性地)关于错误处理。

背景技术

半导体处理和逻辑设计的发展允许可在集成电路设备上存在的逻辑的数量增加。作为必然结果，计算机系统配置从系统中的单个或多个集成电路演变成在个体集成电路上存在的多个核、多个硬件线程和多个逻辑处理器，以及在这样的处理器内集成的其他接口。处理器或集成电路典型地包括单个物理处理器晶片，其中该处理器晶片可能包括任意数量的核、硬件线程、逻辑处理器、接口、存储器、控制器中枢(controllerhub)等。

由于在较小封装件装配更多处理能力的较大能力，较小计算设备越来越流行。智能电话、平板电脑、超薄笔记本和其他用户设备呈指数增长。然而，这些较小设备依赖服务器，既用于数据存储又用于超出形状因子的复杂处理。因此，高性能计算市场(即，服务器空间)的需求也增加。例如，在现代服务器中，典型地不仅存在具有多个核的单个处理器，而且还存在多个物理处理器(也称为多个插槽)用于提高计算能力。但随着处理能力连同计算系统中设备的数量增加，插槽与其他设备之间的通信变得更加关键。

实际上，互连已经从主要处理电通信的更加传统的多点总线发展为全方位的互连架构，其促进快速通信。遗憾地是，由于对具有甚至更高速率的功耗的未来处理器的需求增加，对现有互连架构的能力也存在相应的需求。

附图说明

图1图示计算系统的实施例，该计算系统包括互连架构。

图2图示互连架构的实施例，该互连架构包括分层栈。

图3图示要在互连架构内生成或接收的分组的实施例。

图4图示对于互连架构的传送器和接收器对的实施例。

图5图示虚拟化系统的实施例。

图6是根复合体的简化框图。

图7是代表根据至少一个实施例的首标奇偶错误(header parity error)的处理的框图。

图8是示例分组首标的框图。

图9是图示错误抑制模式(error containment mode)的简化流程图。

图10是代表用于处理首标奇偶错误的一个或多个技术的简化流程图。

图11图示对于计算系统的块的实施例，该计算系统包括多个处理器。

各种图中的类似标号和名称指示类似元件。

具体实施方式

在下列描述中，阐述许多特定细节，例如特定类型的处理器和系统配置、特定硬件结构、特定架构和微架构细节、特定寄存器配置、特定指令类型、特定系统部件、特定测量/高度、特定处理器流水线阶段和操作等的示例，以便提供对本发明的全面理解。然而，不必采用这些特定细节来实践本发明，这对于本领域内技术人员将是明显的。在其他实例中，未详细描述众所周知的部件或方法，例如特定和备选处理器架构、对于描述的算法的特定逻辑电路/代码、特定固件代码、特定互连操作、特定逻辑配置、特定制造技术和材料、特定编译器实现、采用代码的算法的特定表达、特定掉电和选通技术/逻辑和计算机系统的其他特定操作细节，以避免不必要使本发明难以理解。