[发明专利]三维莫顿坐标转换处理器、方法、系统和指令在审
申请号: | 201580059019.6 | 申请日: | 2015-10-14 |
公开(公告)号: | CN107111485A | 公开(公告)日: | 2017-08-29 |
发明(设计)人: | A·K·伊万斯;E·乌尔德-阿迈德-瓦尔 | 申请(专利权)人: | 英特尔公司 |
主分类号: | G06F9/30 | 分类号: | G06F9/30 |
代理公司: | 上海专利商标事务所有限公司31100 | 代理人: | 何焜 |
地址: | 美国加利*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 三维 坐标 转换 处理器 方法 系统 指令 | ||
背景
技术领域
本文中所描述的各实施例一般涉及处理器。具体而言,本文中所描述的实施例一般涉及在处理器内的不同坐标系统之间转换。
背景信息
计算机系统和其他电子设备通常利用组织在数据结构中的数据。数据结构可以表示数据的特定排列或组织。在计算机系统中经常使用的一个常见类型的数据结构是数组,例如二维(2D)数组。
图1示出其中数据项(例如,值7、16、24、27等等)被排列在两个维度中的二维(2D)数组100的示例。典型地,2D数据结构可以表示表、矩阵等等。在图示中,由第一维度或x轴102和第二维度或y轴104来定义两个维度。x轴和y轴相互垂直并且定义在其中排列数据项的2D网格。2D数组中的数据项可以由沿着两条轴的x和y指数或坐标的值来标识。x坐标表示从两条轴相交的原点测量的沿x轴的距离和/或相对位置,而y坐标表示从原点测量的沿y轴的距离和/或相对位置。在示出的示例中,x坐标和y坐标具有0、1、2和3的值。典型地,坐标或指数可以表示行数和列数。作为示例,具有14的值的数据项可以由x,y坐标(1,2)标识,x,y坐标(1,2)可以指示在第2列第3行中的数据项。构想了其他示例,其中2D数据结构表示笛卡尔坐标系统,并且坐标可以表示笛卡尔坐标系统中的点的位置。
在计算机系统和其他电子设备内,可以将此类数组和其他数据结构存储在存储器或其他线性存储设备中。将2D和其他多维数组存储在存储器中的不同方式是可能的。例如,可以将2D数组按照行主序(row-major order)存储。在行主序中,数组的行在存储器中是连续的。例如,可以将数据项按照27、3、8、11、9、24、7、1、8、14、16、2、7、16、4和20的顺序存储在存储器中。替代地,可以将2D数组按照列主序(column-major order)存储在存储器中。在列主序中,数组的列在存储器中是连续的。例如,可以将数据项按照27、9、8、7、3、24、14、16、8、7、16、4、11、1、2和20的顺序存储在存储器中。
附图说明
通过参考用于说明实施例的以下描述和所附附图,可最佳地理解本发明。在附图中:
图1示出二维(2D)数组的示例。
图2示出映射到图1的2D数组的莫顿(Morton)序曲线的示例。
图3是用于执行3D莫顿坐标转换指令的实施例的处理器的实施例的框图。
图4是执行3D莫顿坐标转换指令的实施例的方法的实施例的流程框图。
图5是3D莫顿坐标转换操作的示例实施例的框图,3D莫顿坐标转换操作用于将存储在32位数据元素中的3D莫顿坐标转换为存储在三个结果紧缩数据操作数的对应的数据元素中的三个对应的3D坐标。
图6是3D莫顿坐标转换操作的示例实施例的框图,3D莫顿坐标转换操作用于将存储在64位数据元素中的3D莫顿坐标转换为存储在三个结果紧缩数据操作数的对应的数据元素中的三个对应的3D坐标。
图7是3D莫顿坐标转换操作的示例实施例的框图,3D莫顿坐标转换操作用于将存储在32位数据元素中的3D莫顿坐标转换为存储在单个结果紧缩数据操作数的对应的32位数据元素的不同部分中的三个对应的3D坐标。
图8是3D莫顿坐标转换操作的示例实施例的框图,3D莫顿坐标转换操作用于将存储在64位数据元素中的3D莫顿坐标转换为存储在单个结果紧缩数据操作数的对应的64位数据元素的不同部分中的三个对应的3D坐标。
图9是用于执行莫顿坐标转换指令的实施例的合适的处理器的更详细的示例实施例的框图。
图10是坐标转换指令的实施例的框图。
图11A-11C是示出根据本发明的多个实施例的通用向量友好指令格式及其指令模板的框图。
图12A-B是示出根据本发明的多个实施例的示例性专用向量友好指令格式和操作码字段的框图。
图13A-D是示出根据本发明的多个实施例的示例性专用向量友好指令格式及其多个字段的框图。
图14是寄存器架构的实施例的框图。
图15A是示出有序流水线的实施例以及寄存器重命名的乱序发布/执行流水线的实施例的框图。
图15B是处理器核的实施例的框图,该处理器核包括耦合到执行引擎单元的前端单元,并且前端单元和执行引擎单元两者都耦合到存储器单元。
图16A是单个处理器核以及它与管芯上互连网络的连接及其第二级(L2)高速缓存的本地子集的实施例的框图。
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