[发明专利]执行矢量饱和双字/四倍字长加法的指令和逻辑

说明书

技术领域

本公开针对处理逻辑、微处理器和相关联的指令集架构的技术领域，该处理逻辑、微处理器和相关联的指令集架构在由处理器或其它处理逻辑执行时执行逻辑、数学或其它函数操作。

背景技术

某些类型的应用通常要求在大量数据项上执行相同操作（称为“数据并行性”）。单指令多数据（SIMD）是指使处理器在多个数据项上执行操作的指令类型。SIMD技术典型地适于处理器，该处理器可以将寄存器中的位逻辑划分成数个固定大小的数据元素，每一个数据元素表示分离的值。例如，可以将256位寄存器中的位指定为要作为四个分离的64位封装数据元素（四倍字长（Q）大小数据元素）、八个分离的32位封装数据元素（双字（D）大小数据元素）、十六个分离的16位封装数据元素（字（W）大小数据元素）或者三十二个分离的8位数据元素（字节（B）大小数据元素）在其上进行操作的源操作数。这种类型的数据称为“封装”数据类型或“矢量”数据类型，并且这种数据类型的操作数称为封装数据操作数或矢量操作数。换言之，封装数据项或矢量是指封装数据元素的序列，并且封装数据操作数或矢量操作数是SIMD指令的源或目的地操作数（还作为封装数据指令或矢量指令而已知）。

附图说明

作为示例而非限制在随附各图的绘图中图示了实施例，其中

图1A是图示了根据实施例的示例性有序获取、解码、引退流水线和示例性寄存器重命名、无序发布/执行流水线二者的框图；

图1B是图示了根据实施例的要包括在处理器中的有序获取、解码、引退核的示例性实施例和示例性寄存器重命名、无序发布/执行架构核二者的框图；

图2A-B是更加具体的示例性有序核架构的框图；

图3是具有集成的存储器控制器和专用逻辑的多核处理器和单核处理器的框图；

图4图示了依照实施例的系统的框图；

图5图示了依照实施例的第二系统的框图；

图6图示了依照实施例的第三系统的框图；

图7图示了依照实施例的片上系统（SoC）的框图；

图8图示了根据实施例的对照使用软件指令转换器以将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图；

图9是图示了根据实施例的写入掩蔽的矢量加法的框图；

图10是根据本文描述的实施例的执行指令的示例性处理器逻辑的框图；

图11是根据实施例的包括执行矢量饱和加法的指令的处理系统的框图；

图12是根据本文描述的实施例的执行指令的逻辑的流程图；

图13A-13B是图示了根据实施例的通用矢量友好指令格式及其指令模板的框图；

图14A-B是图示了根据实施例的示例性特定矢量友好指令格式的框图；

图14C是图示了根据一个实施例的构成寄存器索引字段的特定矢量友好指令格式的字段的框图；

图14D是图示了根据一个实施例的构成扩增操作字段的特定矢量友好指令格式的字段的框图；

图15是根据一个实施例的寄存器架构1500的框图。

具体实施方式

SIMD技术，诸如由具有指令集的Intel® Core^TM处理器采用的SIMD技术已经使得能够在应用性能方面实现明显改进，该指令集包括x86、MMX^TM、流传送SIMD扩展（SSE）、SSE2、SSE3、SSE4.1和SSE4.2指令。已经发行了SIMD扩展的附加集合，其称为高级矢量扩展（AVX）（AVX1和AVX2）并且使用矢量扩展（VEX）编码方案（参见例如参见2014年9月的Intel® 64和IA-32架构软件开发者手册；以及参见2014年9月的Intel®架构指令集扩展编程参考）。描述了扩展Intel架构（IA）的架构扩展。然而，底层原理不限于任何特定ISA。

在一个实施例中，处理设备实现指令集来执行饱和双字或四倍字长加法操作。在一个实施例中，矢量饱和加法指令在由第一和第二操作数指示的两个矢量寄存器的对应元素上执行并行加法，并且将结果写入到由第三操作数指示的第三矢量寄存器。在一个实施例中，可以将标量双字或四倍字长数据元素加到矢量寄存器的每一个元素。在一个实施例中，当单独结果超出目标数据元素的范围时，将饱和值写入到用于目标数据元素之外的目的地操作数。