[发明专利]用于执行大整数算术操作的方法和装置

说明书

描述了用于执行大整数算术操作的装置和方法。例如，处理器的一个实施例包括：第一源寄存器，用于存储第一256位整数操作数；第二源寄存器，用于存储第二256位整数操作数；以及乘法逻辑，包括用于响应于256位乘法指令对第一和第二256位整数操作数执行乘法以生成512位结果的乘法器和加法器的集合，乘法逻辑用于将第一和第二256位整数操作数的底数表示从第一底数表示转换为基于用于执行乘法并且生成结果的乘法器和加法器的大小选择的第二底数表示，并且然后用于将结果转换回第一底数表示。

背景

技术领域

本发明总体涉及计算机处理器领域。更具体地说，本发明涉及用于执行大整数算术操作的方法和装置。

相关技术描述

指令集，或指令集架构(ISA)是涉及编程的计算机架构的一部分，并包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处理、以及外部输入和输出(I/O)。应该注意，术语“指令”在本文中一般是指宏指令——即，提供给处理器供执行的指令——而不是作为由处理器的解码器解码宏指令产生的结果的微指令或微操作。微指令或微操作可以配置为指示处理器上的执行单元执行操作以实现与宏指令相关联的逻辑。

ISA与微架构不同，微架构是用于实现指令集的处理器设计技术的集合。具有不同的微架构的处理器可共享共同的指令集。例如，奔腾四(Pentium 4)处理器、酷睿(CoreTM)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司(Advanced Micro Devices,Inc.)的多个处理器执行几乎相同版本的x86指令集(在更新的版本中加入了一些扩展)，但具有不同的内部设计。例如，ISA的相同寄存器架构在不同的微架构中可使用已知的技术以不同方法来实现，包括专用物理寄存器、使用寄存器重命名机制(诸如，使用寄存器别名表(RAT)、重排序缓冲器(ROB)、以及引退寄存器堆)的一个或多个动态分配物理寄存器。除非另作说明，否则短语“寄存器架构”、“寄存器堆”和“寄存器”在本文中用于指代对软件/编程者以及对指令指定寄存器的方式可见的寄存器架构、寄存器堆和寄存器。在需要区分的情况下，形容词“逻辑的”、“架构的”，或“软件可见的”将用于指示寄存器架构中的寄存器/寄存器堆，而不同的形容词将用于指定给定微型架构中的寄存器(例如，物理寄存器、重排序缓冲器、引退寄存器、寄存器池)。

指令集包括一个或多个指令格式。给定指令格式定义各个字段(位的数量、位的位置)以指定要执行的操作以及对其要执行该操作的操作数等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有指令格式的字段的不同子集(所包括的字段通常按相同的顺序，但是至少一些字段具有不同的位的位置，因为有较少的字段被包括)和/或定义为具有以不同的方式来解释的给定字段。使用给定的指令格式(并且如果经定义，则以该指令格式的一个给定的指令模板)来表达给定的指令，并且该给定的指令指定操作和操作数。指令流是具体的指令序列，其中，序列中的每条指令是按照指令格式(并且如果经定义，按照该指令格式的指令模板中的一个给定的指令模板)的指令的发生。

附图说明

结合以下附图，从以下具体实施方式中可获得对本发明更好的理解，其中：

图1A和1B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；

图2A-D是示出根据本发明的实施例的示例性专用向量友好指令格式的框图；

图3是根据本发明的一个实施例的寄存器架构的框图；以及

图4A是示出根据本发明的实施例的示例性有序取出、解码、引退流水线以及示例性寄存器重命名的乱序发布/执行流水线两者的框图；

图4B是示出根据本发明的实施例的要包括在处理器中的有序取出、解码、引退核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图；

图5A是单个处理器核以及它与管芯上互连网络的连接的框图；