[发明专利]具有捆扎式触点的FinFET SRAM

说明书

一种装置包括第一晶体管的第一鳍(116)以及第二晶体管的第二鳍(118)。该装置还包括耦合至第一鳍的第一触点(138)以及耦合至第二鳍的第二触点(142)。该装置进一步包括耦合至第一触点并耦合至第二触点的捆扎式触点(164)。

Ⅰ.优先权要求

本申请要求于2014年12月5日提交的题为“STRAPPED CONTACT(捆扎式触点)”的美国临时专利申请号62/088,249以及于2015年3月26日提交的美国非临时专利申请号14/670,280的优先权，它们的内容通过援引全部明确纳入于此。

Ⅱ.领域

本公开一般涉及晶体管技术。

Ⅲ.相关技术描述

技术进步已产生越来越小且越来越强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线计算设备，诸如便携式无线电话、个人数字助理(PDA)、平板计算机、以及寻呼设备。许多此类计算设备包括被纳入其中的其他设备。例如，无线电话还可包括数码相机、数码摄像机、数字记录器以及音频文件播放器。同样，此类计算设备可处理可执行指令，包括软件应用，诸如可被用来接入因特网的web浏览器应用和利用照相机或摄像机并提供多媒体回放功能性的多媒体应用。

电子设备(诸如无线电话)可包括存储器，各存储器包括包含一个或多个存储器单元的存储器阵列(例如，静态随机存取存储器(SRAM)阵列)。传统存储器阵列可使用相对较大的技术节点(例如，16纳米(nm)及以上的技术节点)来制造。从16nm技术节点缩减可存在挑战。例如，缩放超过16nm技术节点(例如，10nm和/或7nm技术节点)的互补金属氧化物半导体(CMOS)可使用复杂器件集成和多(例如，双或四)掩模图案化方案来实现较小器件特征。作为非限定性示例，四个掩模可被用来在10nm高密度SRAM阵列中蚀刻用于晶体管源极和漏极区域的触点。由此，四个光刻印刷可被用来设计这四个掩模，这可能增加成本。另外，相对大量的光刻印刷可能使触点经受与源极和漏极区域的对准误差。例如，覆盖四个掩模来执行不同蚀刻可增加对准误差的可能性。

Ⅳ.概述

公开了用于在高密度电路中形成用于源极/漏极区域的捆扎式触点的技术。例如，根据10nm技术节点或7nm技术节点制造的逻辑电路可包括相对较小的管芯区域中的多个晶体管(例如，第一晶体管和毗邻第二晶体管)。每个晶体管可包括耦合至触点(例如，金属触点或局部互连)的鳍(例如，源极/漏极区域)。为了形成触点，可实现双掩模工艺来将沟槽蚀刻穿过层间电介质以暴露鳍，并且该沟槽可用金属来填充。该双掩模工艺可包括将光阻材料图案化在逻辑电路上并且将第一掩模(例如，硬掩模)图案化在该光阻材料上。可根据第一掩模来执行第一蚀刻工艺以暴露第一晶体管的第一鳍(例如，以形成第一沟槽)。在第一蚀刻工艺之后，第二掩模(例如，硬掩模)可被图案化在剩余光阻材料上，并且可根据该第二掩模来执行第二蚀刻工艺以暴露第二晶体管的第二鳍(例如，以形成第二沟槽)。第一和第二沟槽可用金属(例如，钨、铜、硅化物等)来填充以分别在第一和第二鳍上形成第一和第二触点。

在形成第一和第二触点之后，另一光阻材料可被图案化在逻辑电路上，并且第三掩模(例如，硬掩模)可被图案化在该光阻材料上。该第三掩模可具有用于暴露第一和第二触点的开口，并且第三蚀刻工艺可被执行以暴露第一和第二触点(例如，以形成第三沟槽)。该第三沟槽可用金属来填充以形成将第一触点耦合至第二触点的“捆扎式触点”。如本文所使用的，“捆扎式触点”是金属触点，该金属触点使用其他金属触点将两个或更多个鳍直接或间接地电耦合。该捆扎式触点可在相对较小的管芯区域中扩展多个晶体管的源极/漏极区域。

在特定方面，一种装置包括第一晶体管的第一鳍以及第二晶体管的第二鳍。该装置还包括耦合至第一鳍的第一触点以及耦合至第二鳍的第二触点。该装置进一步包括耦合至第一触点并耦合至第二触点的捆扎式触点。