[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及绝缘栅双极型晶体管(IGBT:Insulated Gate Bipolar Transistor)的构造及制造方法。

背景技术

从节能的观点出发，在通用逆变器以及AC伺服等领域中，在用于对三相电动机进行可变速控制的功率模块等中使用了IGBT。对于IGBT，虽然通断损耗、导通电压、SOA(Safe Operating Area)之间有折衷(trade off)关系，但要求通断损耗、导通电压低，SOA大的器件。

导通电压的大半取决于保持耐压所需的较厚的n^-型漂移层的电阻，为了将该电阻降低，有效的方法是，使来自背面的空穴积蓄于n^-型漂移层，激活电导率调制，使n^-型漂移层的电阻降低。作为使IGBT的导通电压得到了降低的器件，存在CSTBT(Carrier Stored Trench Gate Bipolar Transistor)和IEGT(Injection Enhanced Gate Transistor)等。在专利文献1等中公开有CSTBT的例子，在专利文献2等中公开有IEGT的例子。

专利文献1：日本专利第3288218号公报

专利文献2：日本专利第2950688号公报

发明内容

就作为沟槽型IGBT之一的CSTBT而言，在p型基极层之下设置有n⁺型层。通过引入n⁺型层，从而能够通过由n^-型漂移层和n⁺型层形成的扩散电位，使来自背面的空穴积蓄于n^-型漂移层，使导通电压降低。然而，如果单元尺寸变大，则载流子积蓄效果提高，导通电压降低，特性变得良好，但存在耐压反而会降低的问题。

本发明就是为了解决上述课题而提出的，其目的在于得到一种能够确保低的导通电压并且使耐压提高的半导体装置及其制造方法。

本发明涉及的半导体装置的特征在于，具备：n型半导体衬底；p型基极层，其形成于所述n型半导体衬底的表面侧；n型层，其在所述n型半导体衬底的表面侧形成于所述p型基极层之下，具有比所述n型半导体衬底高的杂质浓度；n型发射极层，其形成于所述p型基极层之上；第1、第2及第3沟槽，它们形成于所述n型半导体衬底的表面侧，将所述p型基极层及所述n型层贯穿；沟槽栅极电极，其隔着绝缘膜而形成于所述第1沟槽内；发射极电极，其形成于所述p型基极层和所述n型发射极层之上，与它们分别电连接；p型集电极层，其形成于所述n型半导体衬底的背面侧；集电极电极，其连接于所述p型集电极层；以及p型阱区域，其形成于所述n型半导体衬底的表面侧，所述第1沟槽和所述第2沟槽的间隔比所述第2沟槽和所述第3沟槽的间隔窄，所述n型发射极层形成于所述第1沟槽与所述第2沟槽之间的单元区域，所述p型阱区域形成于所述第2沟槽与所述第3沟槽之间的哑区域，在所述哑区域，所述n型半导体衬底的最表面仅为p型，所述p型阱区域与所述第1、第2及第3沟槽相比深度更深。

发明的效果

在本发明中，在比MOS区域更大的沟槽间区域形成比沟槽更深的p型阱区域。由此，能够确保低的导通电压，并且使耐压提高。

附图说明

图1是表示本发明的实施方式1涉及的半导体装置的俯视图。

图2是表示本发明的实施方式1涉及的半导体装置的剖视图。

图3是将本发明的实施方式1涉及的半导体装置的一部分放大的俯视图。

图4是表示本发明的实施方式1涉及的半导体装置的制造方法的剖视图。

图5是表示本发明的实施方式1涉及的半导体装置的制造方法的剖视图。

图6是表示本发明的实施方式1涉及的半导体装置的制造方法的剖视图。

图7是表示本发明的实施方式1涉及的半导体装置的制造方法的剖视图。

图8是表示本发明的实施方式1涉及的半导体装置的制造方法的剖视图。

图9是表示本发明的实施方式1涉及的半导体装置的制造方法的剖视图。

图10是表示本发明的实施方式1涉及的半导体装置的制造方法的剖视图。

图11是表示对比例涉及的半导体装置的剖视图。

图12是表示通过器件模拟而调查出的IGBT的单元尺寸和导通电压的关系的图。

图13是表示通过器件模拟而调查出的IGBT的单元尺寸和耐压的关系的图。