[发明专利]用于半导体结构的金属特征的自底向上填充（BUF）

说明书

技术领域

本发明的实施例处于半导体结构和处理的领域，并且具体而言，处于用于形成半导体结构的金属特征的自底向上填充方式和所得到的结构的领域。

背景技术

过去几十年来，集成电路中特征的缩放已经成为不断成长的半导体产业背后的驱动力。缩放到越来越小的特征使得半导体芯片的有限占用面积上的功能单元的密度能够增大。

在第一方面中，集成电路通常包括导电微电子结构，在现有技术中称为过孔，以将过孔上方的金属线或其它互连电连接到过孔下方的金属线或其它互连。通常通过光刻工艺形成过孔。代表性地，可以在电介质层之上旋涂光致抗蚀剂层，可以通过图案化的掩模使光致抗蚀剂层暴露于图案化的光化学辐射，并且然后可以使暴露的层显影以在光致抗蚀剂层中形成开口。接下来，可以通过使用光致抗蚀剂层中的开口作为蚀刻掩模来在电介质层中蚀刻用于过孔的开口。该开口被称为过孔开口。最后，可以利用一种或多种金属或其它导电材料填充过孔开口以形成过孔。

过去，过孔的大小和间隔已经逐步减小，并且预计在将来，对于至少一些类型的集成电路(例如，高级微处理器、芯片组部件、图形芯片等)，过孔的大小和间隔将继续逐步减小。过孔的大小的一种度量是过孔开口的关键尺寸。过孔的间隔的一种度量是过孔间距。过孔间距代表最接近的相邻过孔之间的中心到中心距离。在通过这种光刻工艺对具有极小间距的极小过孔进行图案化时，其自身存在若干挑战，尤其是在间距大约为70纳米(nm)或更小时和/或在过孔开口的关键尺寸为大约35nm或更小时。

一个这种挑战是：过孔和上覆的互连之间的重叠、以及过孔和下面的着陆互连之间的重叠通常需要被控制到过孔间距的大约四分之一的高容差。由于过孔间距随着时间缩放到更小，重叠容差倾向于以比光刻设备能够跟上的速率更快的速率随之缩放。另一个这种挑战是过孔开口的关键尺寸通常倾向于比光刻扫描仪的分辨能力更快地缩放。存在缩小技术来使过孔开口的关键尺寸缩小。然而，缩小量倾向于受到最小过孔间距以及缩小工艺为充分光学邻近校正(OPC)中性且不会显著损害线宽粗糙度(LWR)和/或关键尺寸均匀性(CDU)的能力的限制。又一个这种挑战是光致抗蚀剂的LWR和/或CDU特性通常需要随着过孔开口的关键尺寸减小而提高，以便保持关键尺寸预算的相同总体分数。然而，当前，大部分光致抗蚀剂的LWR和/或CDU特性并非如过孔开口的关键尺寸减小一样迅速地提高。另一个这种挑战是极小的过孔间距通常倾向于低于极紫外光(EUV)光刻扫描仪的分辨能力。结果，通常可以使用两个、三个或更多个不同的光刻掩模，这倾向于增加成本。在某些点，如果间距继续减小，即使利用多个掩模，也不可能使用EUV扫描仪来印刷用于这些极小间距的过孔开口。此外，这种开口的金属填充可能更有问题。

于是，在过孔和相关互连制造技术领域中需要改进。

在第二方面中，随着器件尺寸继续缩放，诸如三栅极晶体管之类的多栅极晶体管已经变得更加流行。在常规工艺中，三栅极或其它非平面晶体管通常是在体硅衬底或绝缘体上硅衬底上制造的。在一些情况下，体硅衬底是优选的，因为其成本较低且与现有的高产量体硅衬底基础设施兼容。然而，缩放多栅极晶体管并非没有结果。随着微电子电路的这些功能构建块的尺寸减小并且随着在给定区中制造的功能构建块的绝对数量增大，对用于制造这些构建块的半导体工艺的约束已经变得势不可挡。

因此，在非平面晶体管制造技术领域中需要改进。

附图说明

图1示出了用于利用金属填充电介质沟槽或过孔结构的现有技术处理方案。

图2A示出了根据本发明的实施例的基于在沟槽或过孔的底部处的选择性沉积使用自底向上填充方式的处理方案中的各种操作。

图2B示出了根据本发明的实施例的基于用于不包含自对准图案化的单镶嵌工艺的选择性沉积使用自底向上填充方式的处理方案中的各种操作。

图2C示出了根据本发明的实施例的基于用于还包含自对准图案化的单镶嵌工艺的选择性沉积使用自底向上填充方式的处理方案中的各种操作。

图2D示出了根据本发明的实施例的基于针对还包含自对准图案化的双镶嵌工艺的选择性沉积使用自底向上填充方式的处理方案中的各种操作。

图3示出了根据本发明的实施例的使用自底向上填充方式和来自自组装单层的钝化辅助的处理方案中的各种操作。

图4示出了根据本发明的另一实施例的使用自底向上填充方式和来自自组装单层的钝化辅助的另一处理方案中的各种操作。

图5示出了用于半导体结构的特征填充的现有沉积和凹陷蚀刻工艺的若干缺点。