[发明专利]具有外延生长的源极/漏极区的晶体管中的电阻减小

说明书

技术领域

本发明涉及具有外延生长的源极/漏极区的晶体管中的电阻减小。

背景技术

衬底上的电路器件的提高的性能和产量，所述电路器件包含晶体管、二极管、电阻器、电容器以及在半导体衬底上形成的其他无源和有源电子器件在内，通常是在那些器件的设计、制造和操作期间考虑的主要因素。例如，在设计和制造或形成金属氧化物半导体（MOS）晶体管半导体器件（诸如在互补金属氧化物半导体（CMOS）器件中使用的那些）期间，常常期望增加n型MOS器件（n-MOS）沟道中的电子（载流子）的运动，以及增加在p型MOS器件（p-MOS）沟道中的带正电荷的空穴（载流子）的运动。典型的CMOS晶体管器件利用硅作为空穴和电子多数载流子MOS沟道二者的沟道材料。除了别的以外，示例器件采用平面式晶体管、鳍式FET和纳米线几何结构。

附图说明

图1图示根据本公开的各种实施例的形成集成电路的方法。

图2A至图2H图示根据本公开的各种实施例的、在执行图1的方法时形成的示例结构。

图2I示出根据本公开的实施例的关于图2H中的平面A-A的横截面视图。

图3示出根据本公开的实施例的关于图2H中的平面A-A的、用以图示多个界面层和/或渐变界面层的横截面视图。

图4A图示根据本公开的实施例的包含具有带鳍的配置的两个晶体管结构的示例集成电路。

图4B图示根据本公开的实施例的包含具有纳米线配置的两个晶体管结构的示例集成电路。

图4C图示根据本公开实施例的包含如下两个晶体管结构的示例集成电路：一个具有带鳍的配置，并且一个具有纳米线配置。

图5A图示常规的p-MOS晶体管器件的能带图示意图。

图5B图示根据本公开的实施例形成的p-MOS晶体管器件的能带图示意图。

图6图示根据本公开的各种实施例的利用通过使用本文所公开的技术形成的集成电路结构或晶体管器件实现的计算系统。

具体实施方式

公开了用于具有外延生长的硼掺杂硅锗（SiGe:B）S/D区的p-MOS晶体管中的电阻减小的技术。该技术可以包含在晶体管的硅（Si）沟道区和SiGe:B替换S/D区之间生长一个或多个界面层。所述一个或多个界面层可以包含：单层硼掺杂Si（Si:B）；单层SiGe:B，其中界面层中的Ge含量小于所得到的SiGe:B S/D区中的Ge含量；SiGe:B的渐变层，其中合金中的Ge含量以低百分比（或0%）开始，并且增加到更高的百分比；或者SiGe:B的多个阶梯层，其中合金中的Ge含量以低百分比（或0%）开始，并且在每个阶梯处增加到更高的百分比。在一些情况下，在一个或多个退火工艺期间硼掺杂界面层暴露于热处理的场合，硼可能扩散到周围的层。因此，取决于用于完成（一个或多个）半导体器件的形成的热历史，硼掺杂界面层可以占据比原始沉积的更窄或更宽的区。该技术通过包含（一个或多个）界面层来改进Si沟道和SiGe:B S/D区之间的价带偏移，由此提供用于载流子在导通状态电流期间进行隧穿的改进界面区。例如，界面层能够通过实现至少10%至50%的驱动电流的增加来改进性能。根据本公开，许多变化和配置将是明显的。

总体概述

当形成晶体管时，外延生长的硼掺杂硅锗（SiGe:B）源极/漏极（S/D）区能够为p-MOS硅（Si）器件提供高应力以增强沟道区中的迁移率。然而，S/D区的这样的替换能够形成异质界面，该异质界面导致Si沟道和SiGe S/D区之间的价带不连续性。价带偏移能够导致导通状态电流中的大幅降级。例如，图5A图示常规的p-MOS晶体管器件的能带图示意图。如能够看到的，对Si沟道区506和SiGe S/D区508示出价带502。由于两种材料之间的能带结构差异，价带偏移出现在Si/SiGe异质界面处。由于作为带正电荷的空穴（载流子）509需要越过所示出的热电子发射势垒504的结果的增加的电阻，这导致导通状态电流中的大幅下降。导通状态电流中的减小是不期望的，因为它导致性能中的降低。用以解决该问题的一种技术利用由于SiGe:B沉积之后的热循环的硼外扩散来提供横跨异质界面势垒的足够掺杂。然而，这样的技术导致进入沟道中的大扩散尾部，其对短沟道效应有负面影响，由此使整体器件性能降级。