[发明专利]线性啁啾信号发生器在审
| 申请号： | 201580083490.9 | 申请日： | 2015-10-01 |
| 公开（公告）号： | CN108139472A | 公开（公告）日： | 2018-06-08 |
| 发明（设计）人： | 和田平;水谷浩之;田岛贤一;桧枝护重 | 申请（专利权）人： | 三菱电机株式会社 |
| 主分类号： | G01S13/34 | 分类号： | G01S13/34;G01S7/40 |
| 代理公司： | 北京三友知识产权代理有限公司 11127 | 代理人： | 邓毅;龚晓娟 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | |||
| 搜索关键词： | 啁啾信号 期望频率 分频器 线性度 啁啾信号发生器 输出时钟信号 改善处理器 基准信号源 信号发生器 闭环结构 电路生成 反馈环路 雷达系统 时间常数 时钟信号 分频数 锁相环 检测 劣化 电路 | ||
1.一种信号发生器，其特征在于，该信号发生器具备：
基准信号源，其输出时钟信号；
PLL(Phase Loced Loop：锁相环)电路，其使用所述时钟信号，利用包含分频器的反馈环路型电路生成啁啾信号；以及
线性度改善处理器，其检测由所述PLL电路生成的第M周期的啁啾信号的频率，以使得在第M+1个以后的周期中由所述PLL电路生成的啁啾信号的频率与期望频率之差小于检测出的所述频率与所述期望频率之差的方式来控制所述分频器的分频数，其中，M为大于等于1的整数。
2.根据权利要求1所述的信号发生器，其特征在于，
所述线性度改善处理器根据检测出的所述频率与所述期望频率之差来控制所述分频器的分频数。
3.根据权利要求1或2所述的信号发生器，其特征在于，
当检测出的所述频率与所述期望频率之差为正时，所述线性度改善处理器减小所述分频器的分频数，当检测出的所述频率与所述期望频率之差为负时，所述线性度改善处理器增大所述分频器的分频数。
4.根据权利要求1～3中的任一项所述的信号发生器，其特征在于，
所述线性度改善处理器计算从在所述期望频率下产生峰值的时刻起直到在检测出的所述频率下产生峰值的时刻为止的延迟，并且在控制第M+1个以后的周期的特定时刻下的所述分频器的分频数时，使用比所述PLL电路生成的第L个周期的所述特定时刻超前所述延迟的量的时刻下的信号频率与所述期望频率之差。
5.一种信号发生器，其特征在于，该信号发生器具备：
基准信号源，其输出时钟信号；
DDS(Direct Digital Synthesizer：直接数字合成器)，其根据所述时钟信号生成模拟信号；
PLL电路，其使用由所述DDS生成的模拟信号，利用反馈环路型电路生成啁啾信号；以及
线性度改善处理器，其检测所述PLL电路生成的第M周期的所述啁啾信号的频率，以使得在第M+1个以后的周期中由所述PLL电路生成的所述啁啾信号的频率与期望频率之差小于检测出的所述频率与所述期望频率之差的方式来控制所述DDS，其中，M为大于等于1的整数。
6.一种信号发生器，其特征在于，该信号发生器具备：
基准信号源，其输出时钟信号；
PLL电路，其使用所述时钟信号，利用包含混频器的反馈环路型电路生成啁啾信号；
DDS，其生成输入到所述混频器中的本地信号；以及
线性度改善处理器，其检测所述PLL电路生成的第M周期的啁啾信号的频率，以使得在第M+1个以后的周期中由所述PLL电路生成的啁啾信号的频率与期望频率之差小于检测出的所述频率与所述期望频率之差的方式来控制所述DDS生成的本地信号的频率，其中，M为大于等于1的整数。
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