[发明专利]移位寄存器单元、驱动方法、栅极驱动电路和显示装置

说明书

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅 极驱动电路和显示装置。

背景技术

图1给出了一种传统的4T1C移位寄存器单元的电路图。图1所示的移位 寄存器单元包括第一晶体管M1、第二晶体管M2、第三晶体管M3/第四晶体 管M4和存储电容C1，其中PU标示上拉节点，Input为输入端,CLK为时钟信 号输入端，Output为本级栅极驱动信号输出端,Reset为复位段，VGL为第一低 电平。

如图2所示，图1所示的移位寄存器单元在工作时，

在第一阶段t1，Input输出高电平，CLK和Reset均输出低电平，使得M2 和M4都关断，M1导通。M1导通后，PU的电位为高电平，此时M3导通；

在第二阶段t2，Input输出低电平，使得M1关断，由于C1的作用，PU 的电位保持高电平，M3导通，当CLK输出高电平时，Output输出高电平；

第三阶段t3，Input和CLK都输出低电平，M1和M3都关断，PU的电位 为低电平，M3关断，此时Reset输出高电平，M2和M4导通，Output输出低 电平；

在下一帧到来之前，该移位寄存器一直保持输出低电平。

上述传统的4T1C移位寄存器单元电路使用频率高，导致抗干扰能力弱， 毛刺多、较大，输出波形不稳定。

发明内容

本发明提供了一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置， 解决现有技术中抗干扰能力弱，输出的栅极驱动信号的毛刺多并波形不稳定的 问题。

为了达到上述目的，本发明提供了一种移位寄存器单元，包括本级栅极驱 动信号输出端、时钟信号输入端、用于接入输入信号的输入端和用于接入复位 信号的复位端，所述移位寄存器单元还包括：

上拉晶体管，栅极与上拉节点连接，第一极与时钟信号输入端连接，第二 极与所述本级栅极驱动信号输出端连接；

存储电容，第一端与所述上拉节点连接，第二端接入第一低电平；

输出放噪晶体管，栅极与下拉节点连接，第一极与所述本级栅极驱动信号 输出端连接，第二极接入所述第一低电平；

下拉节点控制模块，分别与所述上拉节点和所述下拉节点连接，用于在所 述上拉节点的控制下控制所述下拉节点接入所述第一低电平或第一高电平；

上拉节点控制模块，分别与所述输入端、所述复位端、所述上拉节点、第 二高电平和第二低电平连接，用于在所述输入信号的控制下控制所述上拉节点 是否接入所述第二高电平，并在所述复位信号的控制下控制所述上拉节点是否 接入所述第二低电平；以及，

上拉节点放噪模块，控制端与所述下拉节点连接，用于在所述下拉节点的 控制下控制所述上拉节点是否接入所述第一低电平。

实施时，在正向扫描时，所述上拉节点控制模块包括：

第一晶体管，栅极与所述输入端连接，第一极接入所述第二高电平，第二 极与所述上拉节点连接；以及，

第二晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二 极接入所述第二低电平；

在反向扫描时，所述上拉节点控制模块包括：

第一晶体管，栅极与所述复位端连接，第一极接入所述第二低电平，第二 极与所述上拉节点连接；以及，

第二晶体管，栅极与所述输入端连接，第一极与所述上拉节点连接，第二 极接入所述第二高电平。

实施时，上拉节点放噪模块包括：上拉节点放噪晶体管，栅极与所述下拉 节点连接，第一极与所述上拉节点连接，第二极接入所述第一低电平。

实施时，所述下拉节点控制模块，具体用于当所述上拉节点的电位为第二 高电平时控制所述下拉节点的电位为第一低电平，当所述上拉节点的电位为第 二低电平时控制所述下拉节点的电位为第一高电平。

实施时，所述下拉节点控制模块包括：

第三晶体管，栅极接入所述第一高电平，第一极接入所述第一高电平，第 二极与所述下拉节点连接；以及，

第四晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第 二极接入所述第一低电平。

实施时，当所述上拉晶体管、所述输出放噪晶体管、所述上拉节点放噪晶 体管、所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管 都为n型晶体管。