[发明专利]鳍式半导体器件的形成方法

说明书

一种鳍式半导体器件的形成方法，包括：提供包括电路区和存储区的衬底，电路区和存储区的衬底表面分别具有鳍部；在衬底表面形成隔离层，隔离层表面低于鳍部的顶部表面；在隔离层和鳍部表面形成介质层，存储区的介质层内具有横跨鳍部的第一沟槽，第一沟槽暴露出存储区的部分鳍部侧壁和顶部表面，电路区的介质层内具有横跨鳍部的第二沟槽，第二沟槽暴露出电路区的部分鳍部侧壁和顶部；在第一沟槽底部的鳍部侧壁和顶部上形成第一栅介质层；在第二沟槽底部的鳍部侧壁和顶部上、以及第一栅介质层表面形成第二栅介质层；之后，在第一沟槽内形成第一栅极，在第二沟槽内形成第二栅极。减少鳍式半导体器件内的漏电流，提高鳍式半导体器件的稳定性。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种鳍式半导体器件的形成方法。

背景技术

静态随机存储器(Static Random Access Memory，SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于电脑、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。

图1为现有6T(Transistor，晶体管)结构的静态随机存储器的存储单元的电路结构示意图，包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。其中，所述第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2形成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管；所述第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管；所述第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管。

随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。

为了克服晶体管的短沟道效应，抑制漏电流，现有技术将鳍式场效应晶体管(FinFET)引入静态随机存储器。鳍式场效应晶体管是一种常见的多栅器件，鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。

然而，随着静态随机存储器内的元件密度提高、尺寸缩小，由鳍式场效应晶体管构成的静态随机存储器性能也随之下降。

发明内容

本发明解决的问题是提供一种鳍式半导体器件的形成方法，减少鳍式半导体器件内的漏电流，提高鳍式半导体器件的稳定性。

为解决上述问题，本发明提供一种鳍式半导体器件的形成方法，包括：提供衬底，所述衬底包括电路区和存储区，所述电路区和存储区的衬底表面分别具有鳍部；在所述衬底表面形成隔离层，所述隔离层覆盖所述鳍部的部分侧壁，且所述隔离层表面低于所述鳍部的顶部表面；在所述隔离层和鳍部表面形成介质层，所述存储区的介质层内具有横跨所述鳍部的第一沟槽，所述第一沟槽暴露出存储区的部分鳍部侧壁和顶部表面，所述电路区的介质层内具有横跨所述鳍部的第二沟槽，所述第二沟槽暴露出电路区的部分鳍部侧壁和顶部；在所述第一沟槽底部的鳍部侧壁和顶部上形成第一栅介质层；在第二沟槽底部的鳍部侧壁和顶部上、以及所述第一栅介质层表面形成第二栅介质层；在形成所述第二栅介质层之后，在所述第一沟槽内形成第一栅极，在所述第二沟槽内形成第二栅极。

可选的，所述第一栅介质层的材料为高K介质材料；所述第二栅介质层的材料为高K介质材料。

可选的，所述第一栅介质层的厚度为5埃～10埃；所述第二栅介质层的厚度为5埃～15埃。