[发明专利]非挥发性内存总成及其制作方法

说明书

技术领域

本发明是有关于一种非挥发性内存总成及其制作方法，特别是一种利用介电层作 为硬屏蔽的镶嵌及平坦化制程，以形成抹除闸极及选择闸极。

背景技术

分离式闸极组件，已经广泛用于在独立及嵌入式非挥发性应用中。因为它具有较 小扇区清除及电路设计容易支持的特性，目前在愈益壮大及竞争严峻的嵌入式非挥发性IC 产业，像是应用在微控制器MCU及智能卡(smartcard)，分离式闸极非挥发性已经越来越重 要。

市面上分离式闸极非挥发性内存总成技术中，如Microchip及SST公司的双层多晶 硅分离式闸极具有简易制作技术及可靠稳定度，故对终端用户而言目前为最被认可的方 式。在非挥发性核心中，此技术具有双层多晶硅为作为浮动闸极的第一多晶硅及选择闸极 的第二多晶硅。然而，随着IC装置尺寸持续缩小，因为它用于源极扩散及浮动闸耦合的大面 积特性，双多晶硅分离式闸极不久将能满足尺寸缩小上的需求。

藉由额外添加的多晶硅层来作为耦合控制闸极(如耦合控制闸极)，由于三多晶硅 分离式闸极的记忆单元尺寸缩小，使得三多晶硅分离式闸极演变越来越重要。在非挥发性 核心中，此技术具有三层多晶硅作为浮动闸极的第一多晶硅、耦合控制闸极第二多晶硅、及 抹除闸极/选择闸极的第三多晶硅。

类似于众所皆知堆栈-闸极非挥发性内存总成(如ETOX)，首先设置浮动闸极在位 线方向，然后形成耦合控制闸极来当作蚀刻浮动闸极的屏蔽罩。藉由第三多晶硅及回蚀刻 来形成抹除闸极及选择闸极间隔物，同时形成抹除闸极及选择闸极。因为抹除闸极及选择 闸极包含不同用途的不同闸极介电层，所以选择闸极晶体管氧化层及抹除闸极穿隧氧化层 的制程整合需仔细处理。

不幸地，在现存的形成分离式闸极结构及方法中上述要求并不容易实现。而且，浮 动闸极及选择闸极间的绝缘介电层必须整合在可视为浮动闸极及抹除闸极间绝缘的穿隧 氧化层其组成之中。这将使制程复杂化及制程弹性封闭化。最终且最关切地，现存三多晶硅 分离式闸极制程不可避免地牵涉蚀刻，以及牵涉从用来形成抹除节点的浮动闸极多晶硅其 粗糙表面的氧化层成长。假设制作中多晶硅表面及穿隧氧化层并没有非常仔细处理，浮动 闸极多晶硅的不均匀微表面结构，将引起无法预期的穿隧氧化层可靠度问题。

发明内容

鉴于上述问题，本发明提出一种非挥发性内存总成及其制作方法，特别是一种利 用介电层作为硬屏蔽的镶嵌及平坦化制程，以形成抹除闸极及选择闸极。

本发明又一目的，在于提供一种非挥发性内存总成及其制作方法，在选择闸极侧 墙形成ON或ONO间隔物，以达到浮动闸极至选择闸极的稳健绝缘性。

为达上述目的，本发明揭露一种非挥发性内存总成的制作方法，步骤包括：

提供一基底；

在基底上形成一第一基底介电层；

在第一基底介电层上形成一牺牲层；

在第一基底介电层及牺牲层上定义一第一图案开口以及一第二图案开口；

根据第一图案开口进行离子布植；

选择性改变第一基底介电层厚度，牺牲层在水平方向上的间隔形成一镶嵌沟槽；

在第一基底介电层上方形成一第一多晶硅层，填入镶嵌沟槽；

在第一多晶硅层上形成一覆盖介电层；

在基底上形成一第二基底介电层，及第一多晶硅层及覆盖介电层的两侧形成一侧墙介 电层；

形成一第二多晶硅层，填入第一多晶硅层及侧墙介电层在水平方向上所形成的间隔；

在第二多晶硅层、侧墙介电层及覆盖介电层形成一耦合介电层；

在耦合介电层上选择性形成一第三多晶硅层；以及

定义一第三图案开口进行离子布植。

较佳地，利用光阻为硬罩，根据所定义第一图案开口及第二图案开口以外区域进 行牺牲层蚀刻，在第一基底介电层上形成分隔的牺牲层。

较佳地，利用第一图案开口，生成以增厚位于第一图案开口下方的第一基底介电 层。

较佳地，利用第二图案开口，重新生成以减薄位于第二图案开口下方的第一基底 介电层。

较佳地，在第二图案开口上方牺牲层的两侧，分别形成一间隔物，间隔物是电性绝 缘。

较佳地，形成第一多晶硅层包括，在第一基底介电层上于第一图案开口形成一抹 除闸极，以及在第一基底介电层上于第二图案开口形成一选择闸极。