[发明专利]基于流水线架构的低时延FAST行情解码装置和方法

权利要求书

1.一种基于流水线架构的低时延FAST行情解码装置，其特征在于，包括内部总线、控制器和FAST行情数据中各字段的字段解码算子，各字段解码算子分别连接至所述内部总线，在所述控制器的控制下依次完成FAST行情数据中各个字段的解码；所述内部总线分为数据总线与控制总线，所述数据总线实现FAST行情数据输入流缓存器与各字段解码算子以及FIX消息缓存器之间的数据传递，所述控制总线负责控制各个字段的解码操作；

所述字段解码算子为三段式的解码算子，并通过总线连接实现流水线式的FAST行情解码；所述三段式的解码算子包括读数据、字段解码、解码结果输出三个部件，三个部件之间通过缓存器进行中间结果缓存；其中，读数据部件负责从FAST行情数据输入流缓存器中读取字段的编码值，字段解码部件依据字段操作符的规则负责具体的解码，结果输出部件负责输出解码的字段值至FIX消息缓存器；所述流水线式的FAST行情解码共包括三条独立的流水线：所有字段解码算子的读数据部件分别连接至内部总线，并与读控制器相连构成读数据流水线；所有字段解码算子的解码部件分别连接至另一条内部总线，与解码控制器相连构成解码流水线；所有字段解码算子的结果输出部件分别连接至另一条内部总线，与输出控制器相连构成输出流水线；

通过所述三条独立的流水线，实现FAST字段之间、FAST消息间串行读入数据、并行解码、串行输出解码数据，包括：

所述读数据流水线依次激活各字段解码算子的读数据部件，实现顺序读入字段的编码值；

所述解码流水线中，各字段解码算子的字段解码部件从字段编码值缓存器中读取字段的编码值，依据字段操作符的规则并行的执行字段解码，最后输出解码结果至字段值缓存器；

所述输出流水线的激活机制相同于读数据流水线，依次激活各个字段的输出部件，每个输出部件接收到输出控制器发出的输出数据启动信号后，读取对应字段值缓存器中的字段值，将其逐字节写入FIX消息缓存器。

2.如权利要求1所述的装置，其特征在于：所述控制器采用带数据通路的有限状态机机制实现，控制器内部的分为控制通路与数据通路，两条通路内部均由有限状态机实现；所述控制通路是一个顶层的字段解码任务调度器，由它依次发出各个字段解码算子启动解码操作的指令；所述数据通路包含各个解码算子的具体控制逻辑；当一个字段的解码算子完成解码后，数据通路向控制层返回解码结束信号。

3.如权利要求1所述的装置，其特征在于：在专用硬件上实现，所述专用硬件为FPGA或ASIC。

4.如权利要求3所述的装置，其特征在于：在FPGA芯片上实现，所述FPGA芯片内部的数据交换模块负责与外界的快速数据交换，一方面负责接收从交易所发布的实时行情数据流，对接收的数据包进行解包与进一步的解析并提取出FAST行情数据，缓存至FAST行情数据缓存器；另一方面，数据交换模块负责将解码后的FIX消息传输至金融应用系统。

5.一种采用权利要求1所述装置的基于流水线架构的低时延FAST行情解码方法，其特征在于，将字段解码算子分为读数据、字段解码、解码结果输出三个部件，并通过总线连接实现流水线式的FAST行情解码，包括如下步骤：

1)所有字段解码算子的读数据部件分别连接至内部总线，并与读控制器相连构成读数据流水线；通过读数据部件从FAST行情数据输入流缓存器中读取字段的编码值；所述读数据流水线依次激活各字段解码算子的读数据部件，实现顺序读入字段的编码值；

2)所有字段解码算子的解码部件分别连接至另一条内部总线，与解码控制器相连构成解码流水线；通过字段解码部件依据字段操作符的规则负责具体的解码；所述解码流水线中，各字段解码算子的字段解码部件从字段编码值缓存器中读取字段的编码值，依据字段操作符的规则并行的执行字段解码，最后输出解码结果至字段值缓存器；

3)所有字段解码算子的结果输出部件分别连接至另一条内部总线，与输出控制器相连构成输出流水线；通过结果输出部件负责输出解码的字段值至FIX消息缓存器；所述输出流水线的激活机制相同于读数据流水线，依次激活各个字段的输出部件，每个输出部件接收到输出控制器发出的输出数据启动信号后，读取对应字段值缓存器中的字段值，将其逐字节写入FIX消息缓存器。