[发明专利]一种阵列基板及其制备方法

权利要求书

1.一种阵列基板，其特征在于，

所述阵列基板包括基板以及依次形成在所述基板上的缓冲层、第一遮光图案、钝化层、第一半导体图案、栅极绝缘层、第一栅极图案、层间绝缘层及两个第一源/漏电极图案；

其中，所述阵列基板设置有第一通孔和第二通孔，所述两个第一源/漏电极图案中的一个通过所述第一通孔与所述第一半导体图案和所述第一遮光图案电性连接；

所述两个第一源/漏电极图案中的另一个通过所述第二通孔与所述第一半导体图案电性连接，且与所述第一遮光图案保持电性绝缘。

2.根据权利要求1所述的阵列基板，其特征在于，

所述第一遮光图案的宽度小于所述第一通孔与所述第二通孔之间的距离，以使得所述第一遮光图案和所述第一通孔在所述基板上的投影彼此重叠，而所述第一遮光图案和所述第二通孔在所述基板上的投影彼此错开。

3.根据权利要求1所述的阵列基板，其特征在于，

所述第一半导体图案包括一个第一沟道区以及位于所述第一沟道区两侧的两个第一重掺杂区；

其中，所述两个第一源/漏电极图案中的一个通过所述第一通孔与所述两个第一重掺杂区中的一个电性连接，所述两个第一源/漏电极图案中的另一个通过所述第二通孔与所述两个第一重掺杂区中的另一个电性连接。

4.根据权利要求3所述的阵列基板，其特征在于，所述第一通孔和所述第二通孔设置成使得所述两个第一源/漏电极图案分别通过所述第一通孔和所述第二通孔与所述两个第一重掺杂区的侧壁接触，所述两个第一源/漏电极图案中的一个通过所述第一通孔与所述第一遮光图案的顶壁接触。

5.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板进一步包括第二遮光图案、第二半导体图案、第二栅极图案以及两个第二源/漏电极图案，其中所述第二遮光图案位于所述缓冲层与所述钝化层之间，所述第二半导体图案位于所述钝化层与所述栅极绝缘层之间，所述第二栅极图案位于所述栅极绝缘层与所述层间绝缘层之间，所述两个第二源/漏电极图案位于所述层间绝缘层上，所述阵列基板进一步设置有第三通孔和第四通孔，所述两个第二源/漏电极图案分别通过所述第三通孔和第四通孔与所述第二半导体图案电性连接，且与所述第二遮光图案电性绝缘。

6.根据权利要求5所述的阵列基板，其特征在于，所述第二半导体图案包括一个第二沟道区以及位于所述第二沟道区两侧的两个第二重掺杂区；

其中，所述第三通孔和所述第四通孔设置成使得所述两个第二源/漏电极图案分别通过所述第三通孔和第四通孔与所述两个第二重掺杂区的顶壁接触；

其中，所述第二遮光图案在所述基板上的投影覆盖所述第二半导体图案在所述基板上的投影。

7.一种阵列基板的制造方法，其特征在于，所述制造方法包括以下步骤：

在基板上依次形成缓冲层、第一遮光图案、钝化层、第一半导体图案、栅极绝缘层、第一栅极图案以及层间绝缘层；

形成第一通孔和第二通孔，其中所述第一通孔设置成使得所述第一半导体图案和第一遮光图案部分裸露，所述第二通孔使得所述第一半导体图案部分裸露；

在所述层间绝缘层上形成两个第一源/漏电极图案，以使所述两个第一源/漏电极图案中的一个通过所述第一通孔与所述第一半导体图案和所述第一遮光图案电性连接，所述第一源/漏电极图案中的另一个通过所述第二通孔与所述第一半导体图案电性连接，并与所述第一遮光图案电性绝缘。

8.根据权利要求7所述的制造方法，其特征在于，所述第一遮光图案的宽度小于所述第一通孔与所述第二通孔之间的距离，以使得所述第一遮光图案和所述第一通孔在所述基板上的投影彼此重叠，而所述第一遮光图案和所述第二通孔在所述基板上的投影彼此错开。

9.根据权利要求7所述的制造方法，其特征在于，所述第一通孔和所述第二通孔设置成使得所述两个第一源/漏电极图案分别通过所述第一通孔和所述第二通孔与所述两个第一重掺杂区的侧壁接触，所述两个第一源/漏电极图案中的一个通过所述第一通孔与所述第一遮光图案的顶壁接触。

10.根据权利要求7所述的制造方法，其特征在于，所述在基板上依次形成缓冲层、第一遮光图案、钝化层、第一半导体图案、栅极绝缘层、第一栅极图案以及层间绝缘层的步骤进一步包括：

在位于所述缓冲层与所述钝化层之间形成第二遮光图案，在所述钝化层与所述栅极绝缘层之间形成第二半导体图案，在所述栅极绝缘层与所述层间绝缘层之间形成第二栅极图案；

所述形成第一通孔和第二通孔的步骤进一步包括：

形成第三通孔和第四通孔，所述第三通孔和第四通孔分别使得所述第二半导体图案部分裸露；

所述在所述层间绝缘层上形成两个第一源/漏电极图案的步骤进一步包括：

在所述层间绝缘层上形成两个第二源/漏电极图案，以使得所述两个第二源/漏电极图案分别通过所述第三通孔和第四通孔与所述第二半导体图案电性连接，且与所述第二遮光图案电性绝缘。