[发明专利]一种具有纳米尺度薄膜界面的肖特基能障半导体元件

说明书

技术领域

本发明涉及一种具有纳米尺度薄膜界面的肖特基能障半导体元件，可减少界面缺陷，以改善肖特基能障半导体元件的特性。

背景技术

高电子迁移率场效晶体管(High Electron Mobility Transistor，HEMT)因其在高功率以及高频等应用上的表现极具潜力而备受瞩目。然而，高电子迁移率场效晶体管一直存在着像是漏电流(Leakage Current)、栅极金属扩散(Gate Metal Diffusion)、栅极延迟现象(Gate-lag Phenomenon)以及漏极延迟现象(Drain-lag Phenomenon)等问题，使其在应用上有所限制。一般而言，具有肖特基接面的金属-半导体场效晶体管(Metal-Semiconductor Field Effect Transistor，MESFET)也普遍存在着上述这些问题。请参阅图4，其为现有技术的金属-半导体场效晶体管的剖面示意图。金属-半导体场效晶体管4的结构包括一基板40、一肖特基能障层41、一栅极42、一漏极43、一源极44以及一介电层45。肖特基能障层41形成于基板40之上。栅极42形成于肖特基能障层41之上，且栅极42与肖特基能障层41相接触(为肖特基接触Schottky Contact)而形成一肖特基接面(Schottky Junction)。其中在形成栅极42之前，通常会先在肖特基能障层41之上形成介电层45，然后再将介电层45蚀刻出一凹槽，而于该凹槽之内及四周形成栅极42，且栅极42于该凹槽的底部与肖特基能障层41相接触而形成肖特基接面。漏极43以及源极44分别形成于栅极42的两侧的肖特基能障层41之上，且漏极43以及源极44分别与肖特基能障层41形成欧姆接触(Ohmic Contact)。当对金属-半导体场效晶体管4的栅极42施加一脉冲电压时，一漏极电流随即被开启，然而却只有开启一部分(部分开启的电流大小为I_g0)，而后随着时间漏极电流会逐渐地慢慢变化，直至呈现稳定状态的漏极电流(稳定状态的电流大小为I_gs)，此一现象称为栅极延迟现象(Gate-lag Effect)。而栅极延迟率(或称栅极延迟Gate-lag)则定义为(I_gs-I_g0)/I_gs*100％。栅极延迟率越高表示栅极延迟现象越严重。栅极延迟会影响到一些特定的数字电路以及高精度的模拟电路的效能。例如，当脉冲通过一连串的反向器(Inverter)，严重的栅极延迟会使得脉冲宽度变窄，甚至最后脉冲宽度会窄到变成0，而造成这一连串的反向器功能失常。产生栅极延迟现象的最主要的因素是源自于肖特基能障层41的界面缺陷(Interface Trap，或称表面缺陷Surface Trap)，包含了栅极42与肖特基能障层41相接触而形成的肖特基接面的界面缺陷以及介于栅极42及漏极43之间的肖特基能障层41的界面缺陷；而介于源极44及栅极42之间的肖特基能障层41的界面缺陷也会影响栅极延迟现象。当漏极电流一被开启时，肖特基能障层41的界面缺陷随即将通过的载子局限住，需经过一段时间这些载子才能逐渐地跳脱肖特基能障层41的界面缺陷的局限，因而产生栅极延迟现象。

相似地，当对金属-半导体场效晶体管4的漏极43施加一脉冲电压时，漏极电流随即被开启，然而却只有开启一部分(部分开启的电流大小为I_d0)，而后随着时间漏极电流会逐渐地慢慢变化，直至呈现稳定状态的漏极电流(稳定状态的电流大小为I_ds)，此一现象称为漏极延迟现象(Drain-lag Effect)。而漏极延迟率(或称漏极延迟Drain-lag)则定义为(I_ds-I_d0)/I_ds*100％。漏极延迟现象产生的因素主要来自于基板40以及肖特基能障层41的缺陷，包含了晶片或磊晶时的缺陷、杂质以及掺杂分布不均匀等等。其中也包括肖特基能障层41所包含的次结构中的缺陷，例如一肖特基障碍次层(图中未显示)、一通道次层(图中未显示)以及一缓冲次层(图中未显示)。而其中肖特基能障层41的界面缺陷也会影响漏极延迟现象。

金属-半导体场效晶体管4的漏电流现象主要包括栅极漏电流(Gate Leakage Current)。漏极电流很容易由栅极42与肖特基能障层41间的肖特基接面漏出，此为栅极漏电流。金属-半导体场效晶体管4的漏电流现象也包括漏极漏电流(Drain Leakage Current)。