[发明专利]D触发器

说明书

技术领域

本发明涉及电子技术领域，特别涉及一种D触发器。

背景技术

在数字系统中，触发器是一个极其重要的组成部分，它影响着系统的各项性能，如面积、功耗、速度等。现代超大规模集成电路(Very Large Scale Integration，VLSI)电路设计中，如何提高芯片的工作速度、降低芯片的功耗以及节省硅片的面积越来越重要，作为系统的重要组成部分，如何改进触发器的设计方案、设计低功耗和高速度的触发器是增强整个系统性能设计中最主要的任务。传统的主从触发器具有复杂的电路结构和正的建立时间等特点，很难实现较高的速度。D触发器是最常用的触发器之一，其中，双边沿型D触发器由于其抗干扰性较强而应用广泛。

现有技术的双边沿D触发器，其主流结构是由单边沿主从型触发器并联构成，该D触发器有两部分构成，分别为时钟上升沿触发的D触发器和时钟下降沿触发的D触发器。此结构的D触发器功耗较大，建立时间为正值。

现有技术中还存在一种脉冲式双边沿D触发器，由脉冲信号产生电路和锁存器组成。响应于时钟信号的上升沿和下降沿，所述脉冲信号产生电路分别产生一个窄脉冲信号，所述锁存器对所述D触发器的输入信号进行采样，所述锁存器的输出端有两个相互耦合的反相器对所述D触发器的输出信号进行锁存。此结构的D触发器的建立时间为负值，有利于应用于高速电路，但是容易产生冗余的窄脉冲信号增加了电路功耗。

因此，现有技术中的D触发器仍然面临着功耗较大的问题。

发明内容

本发明解决的技术问题是如何进一步降低现有技术中的D触发器的功耗。

为解决上述技术问题，本发明实施例提供一种D触发器，适于输入第一时钟信号和第一数据信号，输出第二数据信号和第三数据信号，所述第三数 据信号与所述第二数据信号相反；所述D触发器包括：

脉冲信号发生电路，适于输入所述第一时钟信号、第一数据信号、第二数据信号和第三数据信号并产生时钟脉冲信号，其中，响应于所述第一时钟信号的上升沿和下降沿，如果所述第一数据信号与第二数据信号相反，则所述脉冲信号发生电路生成的时钟脉冲信号为脉冲信号，否则所述时钟脉冲信号保持低电平；

锁存电路，适于当所述时钟脉冲信号为低电平时，锁存所述第二数据信号和第三数据信号，当所述时钟脉冲信号为高电平时，采样并传输所述第一数据信号和与所述第一数据信号相反的数据信号，以分别作为所述第二数据信号和第三数据信号。

可选的，所述脉冲信号发生器包括：

充放电节点，与电源电连接；

第一时钟开启电路，所述第一时钟开启电路的输入端连接所述充放电节点，响应于所述第一时钟信号的上升沿，所述第一时钟开启电路的输出端和输入端之间的通路在第一预设时间窗口内导通；

第二时钟开启电路，所述第二时钟开启电路的输入端连接所述充放电节点，其输出端连接所述第一时钟开启电路的输出端，响应于所述第一时钟信号的下降沿，所述第二时钟开启电路的输出端和输入端之间的通路在第二预设时间窗口内导通；

脉冲翻转控制电路，所述脉冲翻转控制电路的输入端连接所述第一时钟开启电路和第二时钟开启电路的输出端，所述脉冲翻转控制电路的输出端接地，当所述第一数据信号与前一周期的第二数据信号相反时，所述脉冲翻转控制电路的输出端和输入端之间的通路导通；

第一反相器，所述第一反相器的输入端连接所述充放电节点，所述第一反相器的输出端输出所述时钟脉冲信号。

可选的，所述脉冲翻转控制电路包括：

第一数据开启电路和第二数据开启电路，其中，

所述第一数据开启电路的第一端和第二数据开启电路的第一端相连，并作为所述脉冲翻转控制电路的输入端；

所述第一数据开启电路的第二端和第二数据开启电路的第二端相连并接地；

所述第一数据开启电路适于输入所述第一数据信号和第三数据信号；

所述第二数据开启电路适于输入所述第二数据信号和第四数据信号，所述第四数据信号与所述第一数据信号相反。

可选的，所述第一数据开启电路包括：

第一NMOS晶体管和第二NMOS晶体管；其中，

所述第一NMOS晶体管的栅极适于输入所述第一数据信号，所述第一NMOS晶体管的源极连接所述第二NMOS晶体管的漏极，所述第一NMOS晶体管的漏极连接所述脉冲翻转控制电路的输入端；

所述第二NMOS晶体管的栅极适于输入所述第三数据信号，所述第二NMOS晶体管的源极接地。