[发明专利]反相时延升压电路

说明书

技术领域

本发明涉及一种应用于芯片集成电路中的反相时延升压电路。

背景技术

芯片集成电路当中常用到升压功能，将低电平电压升级转换成所需高电平电压输出，以满足驱动力的要求。普通电路中常用的升压手段是反激式升压电路，由开关件、电感和电容等元件组成，而电感元件应用于芯片当中会增加电路设计的难度，一是电感体积较大，，二是振荡电动势容易损坏芯片电路。实际上，芯片集成电路需要的是平稳的升压，其输出电压也不需在很高。

发明内容

针对芯片集成电路的升压需求，本发明提出一种反相时延升压电路，其具体技术方案如下：

一种反相时延升压电路，包括PMOS管Q1、NMOS管Q2、PMOS管Q3、NMOS管Q4和反相器T1，所述PMOS管Q1与NMOS管Q2串联连接于第一电源端与地端之间，二者的栅极共同连接至电路的输入端，二者的串联结点连接连接至所述反相器T1的输入端；所述PMOS管Q3与NMOS管Q4串联连接于第二电源端与地端之间，二者的栅极共同连接至反相器T1的输出端，二者的串联结点连接连接至电路的输出端；所述第二电源端的电压大于第一电源端的电压。

于本发明的一个或多个实施例当中，所述PMOS管Q1的源极连接所述第一电源端，其漏极连接所述NMOS管Q2的源极，所述NMOS管Q2的漏极连接地端；所述PMOS管Q3的源极连接所述第二电源端，其漏极连接所述NMOS管Q4的源极，所述NMOS管Q4的漏极连接地端。

于本发明的一个或多个实施例当中，所述反相器T1的输出端设置有滤波电容C1，所述反相时延升压电路的输出端设置有滤波电容C2。

于本发明的一个或多个实施例当中，所述第一电源端的电压为+5V，所述第二电源端的电压为+10V至+25V。

本发明可为芯片集成电路提供平稳的升压，满足对后续电路的驱动力需求，而且电路输出相比于原时钟方波滞后半个周期，产生与时钟周期反相的驱动信号。本发明电路结构简单，驱动力平稳，且具有体积小、耐压性能优秀等特点。

附图说明

图1为本发明的反相时延升压电路的电路原理图。

具体实施方式

如下结合附图1，对本申请方案作进一步描述：

一种反相时延升压电路，包括PMOS管Q1、NMOS管Q2、PMOS管Q3、NMOS管Q4和反相器T1，所述PMOS管Q1与NMOS管Q2串联连接于第一电源端与地端之间，二者的栅极共同连接至电路的输入端，二者的串联结点连接连接至所述反相器T1的输入端；所述PMOS管Q3与NMOS管Q4串联连接于第二电源端与地端之间，二者的栅极共同连接至反相器T1的输出端，二者的串联结点连接连接至电路的输出端；所述第二电源端的电压大于第一电源端的电压。

所述PMOS管Q1的源极连接所述第一电源端，其漏极连接所述NMOS管Q2的源极，所述NMOS管Q2的漏极连接地端；所述PMOS管Q3的源极连接所述第二电源端，其漏极连接所述NMOS管Q4的源极，所述NMOS管Q4的漏极连接地端。

所述反相器T1的输出端设置有滤波电容C1，所述反相时延升压电路的输出端设置有滤波电容C2。

所述第一电源端的电压为+5V，所述第二电源端的电压为+15V，产生延后半个周期的高电压输出。

上述优选实施方式应视为本申请方案实施方式的举例说明，凡与本申请方案雷同、近似或以此为基础作出的技术推演、替换、改进等，均应视为本专利的保护范围。