[发明专利]电压阀值检测输出电路

说明书

技术领域

本发明涉及一种电压阀值检测输出电路。

背景技术

在各类芯片电路中常需用到电压阀值检测判断的功能，针对不同的芯片电路，其电压阀值检测电路的形式不一，有直接将待测点与处理芯片之间设置采样电阻的，也有通过隔离元件、磁导元件等间接获取的；前者，电路结构简单，抗冲击能力较弱，一旦前级电路中出现有害电涌，则极易损坏芯片；后者，虽具备较佳的抗冲击能力，但电路结构复杂，元件体积较大，也需较高的实施成本。

发明内容

为有效解决背景技术中所提及的问题，本发明提出一种电压阀值检测输出电路，克服现有检测电路存在的结构复杂、体积大等缺陷，且具有较佳的抗冲击能力与通用性，其技术方案如下：

一种电压阀值检测输出电路，包括顺序连接的时延部和比较部，所述时延部连接电路的输入端Vin，以获取源信号；所述比较部连接外部一预设电压Vset，该电压Vset的值为判断阀值，比较结果输出至电路的输出端Vout。

于本发明的一个或多个实施例当中，所述时延部包括PMOS管Q1、NMOS管Q2，所述PMOS管Q1与NMOS管Q2串联接于电源VCC端与地端之间，且二者的栅极共同连接于电路的输入端Vin，二者的串联结点连接所述比较部。

于本发明的一个或多个实施例当中，所述PMOS管Q1的源极连接电源VCC端，其漏极连接所述NMOS管Q2的源极，所述NMOS管Q2的漏极连接地端，所述PMOS管Q1的漏极作为输出。

于本发明的一个或多个实施例当中，所述比较部包括运算放大器A1，该运算放大器A1的正相输入端连接至所述PMOS管Q1的漏极，所述运算放大器A1的负相输入端连接所述预设电压Vset，运算放大器A1的输出端连接电路的输出端Vout。

本发明的有益效果是：电路结构简单、元件少，且不涉及大体积元件，实施只需较低的成本；同时，本发明通过电路中的时延部来缓冲突发性电涌冲击，令本发明具备较好的抗冲击能力，适合各类芯片电路使用。

附图说明

图1为本发明的电压阀值检测输出电路的结构原理图。

具体实施方式

如下结合附图1，对本申请方案作进一步描述：

一种电压阀值检测输出电路，包括顺序连接的时延部和比较部，所述时延部连接电路的输入端Vin，以获取源信号；所述比较部连接外部一预设电压Vset，该电压Vset的值为判断阀值，比较结果输出至电路的输出端Vout。

所述时延部包括PMOS管Q1、NMOS管Q2，所述PMOS管Q1与NMOS管Q2串联接于电源VCC端与地端之间，且二者的栅极共同连接于电路的输入端Vin，二者的串联结点连接所述比较部。

所述PMOS管Q1的源极连接电源VCC端，其漏极连接所述NMOS管Q2的源极，所述NMOS管Q2的漏极连接地端，所述PMOS管Q1的漏极作为输出。

所述比较部包括运算放大器A1，该运算放大器A1的正相输入端连接至所述PMOS管Q1的漏极，所述运算放大器A1的负相输入端连接所述预设电压Vset，运算放大器A1的输出端连接电路的输出端Vout。

上述优选实施方式应视为本申请方案实施方式的举例说明，凡与本申请方案雷同、近似或以此为基础作出的技术推演、替换、改进等，均应视为本专利的保护范围。