[发明专利]一种三维堆叠相变存储阵列器件及其制备方法

说明书

本发明提供一种三维堆叠相变存储阵列器件及其制备方法，所述三维堆叠相变存储阵列器件中，无结型晶体管的栅极采用控制栅极的阶梯式引出方式，形成SSL控制端，WL、BL和SSL的交界点处有一个相变存储单元，实现对每一个存储位点的读、写、擦操作。此外，栅极导电材料与绝缘介质层所构成的堆叠结构横跨在相邻的两个钨塞之上，实现了相变材料层的共用，最大程度地降低工艺成本，提升存储密度。本发明的三维堆叠相变存储阵列器件的制备方法与传统CMOS工艺兼容，无结型晶体管和相变单元的形成均为低温工艺，其热处理制程不会对外围电路造成性能漂移，并且无结型晶体管的沟道采用无浓度梯度重掺杂多晶硅材料，有效地避免了离子注入等掺杂工艺引入的额外光罩。

技术领域

本发明属于集成电路制造领域，涉及一种三维堆叠相变存储阵列器件及其制备方法。

背景技术

半导体存储技术是一种不断更新、进步的技术。开发新型半导体存储技术，设计高密度的存储架构是解决现有存储器产品不足之处的有效途径。伴随着半导体工艺节点的逐步缩小，器件尺寸将到达其物理极限，对于高密度海量存储具有一定挑战性。因此，器件设计者已经开始三维可堆叠型存储器结构的研发工作，以达到每个存储位具有更高的存储容量、高可靠性、低工艺成本以及与CMOS工艺兼容性等要求。

正如著名半导体公司IBM声称，相变随机存储器(Phase-change Random AccessMemory，PCRAM)是一种最有潜力在半导体存储器市场中替代NAND闪存而将成为存储器市场上的主流产品。PCRAM具有两个稳定的相态，即：非晶态(高电阻率)和晶态(低电阻率)，通过电脉冲操作，在相变存储单元中实现“0”和“1”的存储。由于其写操作速度与闪存技术相当，较低的静态漏电流，快速读取，易实现高密度存储以及可微缩性等优势，被业界广泛看好。

相变存储器作为高密度存储技术是国际上的研究热点。在过去的十多年中，三星、海力士、旺宏、IBM、美光及英特尔等公司先后开发了多种工艺、多种结构、不同容量的PCRAM芯片，并且它们多以平面器件工艺为主。驱动器件(T/D)加相变单元(R)是PCRAM器件的核心，相比较于场效应晶体管(MOSFET)和双极型晶体管(BJT)而言，竖直的二极管(D)在版图上所占的面积小，有利于高密度工艺集成。1D1R(1个二极管和1个可逆相变电阻)是实现高密度存储阵列的最佳途径。正向驱动能力强、漏电流与串扰电流小、高密度的二极管阵列是实现海量存储的前提。最具有代表性的是Samsung公司(M.J.Kang等人在2011年IEDM会议上发表)宣布开发20nm技术节点下4F2的PCRAM阵列器件，相变材料被限定狭小的区域内，在沿阵列的字线方向相变材料的高度为30nm，宽度仅为7.5nm；沿位线方向相变材料的长度为22nm。但是，其驱动二极管阵列采用选择性外延技术，制造成本很高，并且该制备工艺在CMOS工艺之后完成，其不可避免的热处理过程会造成40nm CMOS器件的电学性能漂移，降低40nm CMOS逻辑电路的产品良率，该技术不适应于40nm标准CMOS工艺下嵌入式PCRAM芯片的应用设计。针对以上问题，中科院微系统与信息技术研究所开发出了基于双沟道隔离的外延二极管阵列的器件结构和制备工艺(参考中国专利，“双浅沟道隔离的外延二极管阵列的制备方法”，申请号：201010289920.1)，该技术采用主流的CMOS制造工艺，在衬底上形成重掺杂的第一导电类型区域，采用硅外延技术生长外延层，然后通过蚀刻工艺形成二极管阵列字线间的深沟道隔离和垂直于深沟道方向的浅沟道形成位线间隔离，高深宽比的绝缘层分别填充在深沟道和浅沟道中。最后，经过离子注入工艺，在深、浅沟道隔离所围成的有源区域形成第二导电类型区域，构成二极管驱动阵列。